1、第3章 數(shù)字電路,介紹數(shù)字電路中的電氣知識(shí),數(shù)字邏輯,2,思考幾個(gè)問(wèn)題,在模擬的世界中如何表征數(shù)字系統(tǒng)？ 如何將物理上的實(shí)際值 映射為邏輯上的 0 和 1 ？ 什么時(shí)候考慮器件的邏輯功能； 什么時(shí)候考慮器件的模擬特性？,3,3.1 邏輯信號(hào)和門(mén)電路,如何獲得高、低電平？ 高電平對(duì)應(yīng) 0 還是 1？,4,門(mén)電路,實(shí)現(xiàn)基本邏輯運(yùn)算和常用復(fù)合邏輯運(yùn)算的電子電路,與,或,非,與非,或非,異或,與或非,5,3.1 邏輯信號(hào)和門(mén)電路,從物理的角度 考慮電路如何工作，工作中的電氣特性 實(shí)際物理器件不可避免的時(shí)間延遲問(wèn)題 從邏輯角度 輸入、輸出的邏輯關(guān)系 三種基本邏輯：與、或、非,6,基本邏輯運(yùn)算：與（AND

2、）,0 0 0 0 1 0 1 0 0 1 1 1,邏輯表達(dá)式 F = A B,開(kāi)關(guān)：1通、0斷 燈：1亮、0不亮,當(dāng)且僅當(dāng)所有輸入 全為1時(shí)，輸出為1,真值表,邏輯符號(hào),7,基本邏輯運(yùn)算：或（OR）,邏輯表達(dá)式：F = A + B,只要有任何一個(gè)輸入為1，輸出就為1,0 0 0 0 1 1 1 0 1 1 1 1,8,基本邏輯運(yùn)算：非（NOT）,產(chǎn)生一個(gè)與輸入相反的輸出,通常稱(chēng)為反相器（inverter）,9,與非 和 或非,與非 邏輯表達(dá)式： F = ( A B ) 邏輯符號(hào)：,或非 邏輯表達(dá)式： F = ( A + B ) 邏輯符號(hào)：,10,真 值 表,11,門(mén)電路符號(hào)的其它形式,12,

3、F=A+B （或）,F=AB (異或）,二進(jìn)制 A+B,A,B,0,0,0,1,1,0,1,1,0,1,1,2,0,1,1,1,0,1,1,0,數(shù)字邏輯電路分析與設(shè)計(jì)（Victor P. Nelson 影印版,1997）第110、119頁(yè),13,門(mén),輸入端個(gè)數(shù),非,1,異或,2（如 SN54AC86） 3（如 SN74LVC1G386 ）,與、或 與非 或非,2或多個(gè),8輸入的與非 （如74HC30）,14,Single-Input Logic Gates,15,Two-Input Logic Gates,AND,F = AB,A,B,F,0,0,0,0,1,0,1,0,0,1,1,1,A,B

4、,F,OR,F = A + B,A,B,F,0,0,0,0,1,1,1,0,1,1,1,1,A,B,F,16,More Two-Input Logic Gates,XNOR,F = A + B,A,B,F,0,0,0,1,1,0,1,1,A,B,F,XOR,NAND,NOR,F = A + B,F = AB,F = A + B,A,B,F,0,0,0,0,1,1,1,0,1,1,1,0,A,B,F,0,0,1,0,1,1,1,0,1,1,1,0,A,B,F,0,0,1,0,1,0,1,0,0,1,1,0,A,B,F,A,B,F,A,B,F,1,0,0,1,17,Multiple-Input L

5、ogic Gates,NOR3,F = A+B+C,B,C,F,0,0,0,1,1,0,1,1,A,B,F,C,A,0,0,0,0,0,0,0,1,1,0,1,1,1,1,1,1,1,0,0,0,0,0,0,0,AND4,F = ABCD,A,B,F,C,D,B,C,F,0,0,0,1,1,0,1,1,A,0,0,0,0,0,0,0,1,1,0,1,1,1,1,1,1,0,0,0,0,0,0,0,1,18,3.2 邏輯系列,（Logic Family） 同一系列的芯片具有類(lèi)似的輸入、輸出及內(nèi)部電路特征，但邏輯功能不同。 不同系列的芯片可能不匹配 兩種常用邏輯 TTL 邏輯 CMOS邏輯,19,

6、3.3 CMOS邏輯,1、CMOS邏輯電平,未定義,典型的5V電源電壓 其它電源電壓：3.3V 或 其它 （參見(jiàn)第105頁(yè)的圖3-62）,20,補(bǔ)充例題,HIGH ： 2.03.3 V LOW ： 0.00.8 V,21,解答,HIGH ： 2.03.3 V LOW ： 0.00.8 V,The “probably” cases may cause damage to the gate if sustained,22,2、MOS晶體管,分為：N溝道 和 P溝道,分析： Vgs = 0 Rds很高（106） 截止?fàn)顟B(tài) Vgs Rds 導(dǎo)通狀態(tài),23,MOS晶體管,分為：N溝道 和 P溝道,分析：

7、 Vgs = 0 Rds 非常高 截止?fàn)顟B(tài) Vgs Rds 導(dǎo)通狀態(tài),24,MOS晶體管,MOS晶體管柵極阻抗非常高（兆歐） 無(wú)論柵電壓如何 柵漏、柵源之間幾乎沒(méi)有電流 （漏電流 leakage current , A） 柵極與源和漏極之間有電容耦合 信號(hào)轉(zhuǎn)換時(shí)，電容充放電，功耗較大,25,MOS管的基本開(kāi)關(guān)電路,只要電路參數(shù)選擇合理,輸入低，截止，輸出高,輸入高，導(dǎo)通，輸出低,26,MOS管的基本開(kāi)關(guān)電路,輸入為低，截止?fàn)顟B(tài) (off)，輸出為高.,輸入為高，導(dǎo)通狀態(tài) (on)，輸出為低.,27,CMOS門(mén)電路的基本結(jié)構(gòu),pullup network,pulldown network,VDD

8、,Ground,out,inputs,28,3、基本的CMOS反相器,工作原理 1、VIN = 0.0V VGSN = 0.0V，Tn截止 VGSP = VIN VDD = 5.0V，Tp導(dǎo)通 VOUT VDD = 5.0V 2、VIN = VDD = 5.0V VGSN = 5.0V，Tn導(dǎo)通 VGSP = VIN VDD = 0.0V ，Tp截止 VOUT 0,29,3、基本的CMOS反相器,沒(méi)有大的工作電流流過(guò)MOS管，功耗較低.,30,MOS管符號(hào),31,4、CMOS與非門(mén),A,B,F,2 parallel pMOS transistors between Y and VDD 2 se

9、ries nMOS transistors between Y and VSS,pB,pA,nA,nB,VDD,VSS,“Pull Up” pMOS gates used when output needs to be HIGH for LOW input(s),“Pull Down” nMOS gates used when output should be LOW for HIGH input(s),32,4、CMOS與非門(mén),工作原理： 1、A、B至少有一個(gè)為低 T1、T3至少有一個(gè)截止， T2、T4至少有一個(gè)導(dǎo)通；F為高（ VDD） 2、A、B都為高 T1、T3都導(dǎo)通， T2，T4都截止

10、， F為低（ 0V）,F = ( AB ) ,33,CMOS Logic Gate: NAND,VDD,A,F,GND,A,B,B,F,Electrical Circuit,Symbol,34,3-input NAND,原理圖,A,B,F,C,GND (VSS),VCC (VDD),35,4、CMOS或非門(mén),36,4、CMOS或非門(mén),工作原理： 1、A、B都為低 T1、T3都截止， T2，T4都導(dǎo)通， F為高（ VDD） 2、A、B至少有一個(gè)為高 T1、T3至少有一個(gè)導(dǎo)通， T2、T4至少有一個(gè)截止； F為低（ 0V）,F = ( A+B ) ,37,CMOS Logic Gate: NOR,

11、VDD,A,F,GND,A,B,B,F,Electrical Circuit,Symbol,38,4-input NOR Gate,原理圖,GND (VSS),VCC (VDD),39,CMOS NAND and NOR Gates,3.3 CMOS Logic,小結(jié)：,每個(gè)輸入控制一對(duì)互補(bǔ)的晶體管. 輸出反相（取非）.,40,CMOS Logic Gate: AND,A,B,F,Symbol,A,B,F,F,41,AND Gate,A B F,F,A B,and,42,CMOS Logic Gate: AND,NAND,Inverter,VSS,A,B,pA,pB,nA,nB,VDD,F,p

12、C,nC,原理圖,43,CMOS Logic Gate: OR,F,Symbol,F,F,A,B,A,B,44,CMOS Logic Gate: OR,原理圖,Inverter,NOR,A,B,pA,pB,nA,nB,VSS,VDD,F,pC,nC,45,Example,A,C,C,A,B,F,B,分析上述電路的邏輯功能,_ F=AB+C,46,5、扇入（fanin）,門(mén)電路所具有的輸入端的數(shù)目 導(dǎo)通電阻的可加性限制了CMOS門(mén)的扇入數(shù) 可用較少輸入門(mén)級(jí)聯(lián)得到較多的輸入 8輸入與非門(mén)的一種實(shí)現(xiàn),Typically, NOR gates: 4 NAND gates: 6,47,與非門(mén)、或非門(mén)的t

13、pd,CL = 15 pF , 40C to 85C, VCC = 5 V 0.5 V,但是根據(jù)手冊(cè) 4輸入的與非門(mén)CD74HC20 和 4輸入的或非門(mén)CD74HC4002 的工作速度沒(méi)有差別。,48,6、非反相門(mén),非反相緩沖器,49,6、非反相門(mén),We might be tempted to turn the transistors upside down to build a noninverting gate. For example, Figure 1.22 shows a noninverting buffer. Unfortunately, now both the nMOS an

14、d pMOS transistors produce degraded outputs, so the technique should be avoided.,CMOS VLSI Design : A Circuits and Systems Perspective(4e Page 14),50,7、CMOS與或非門(mén),F = AB + CD,VDD,51,7、CMOS與或非門(mén),F = (AB + CD),A B C D,F,52,5. OR-AND-INVERT Gates,3.3 CMOS Logic,OR-AND-INVERT,Z =(A+B)(C+D),（或與非門(mén)）,53,Exampl

15、e,This implements the function,F,VDD,VSS,54,課堂練習(xí),VDD,55,Example 2,_ OUT = (A1+A2+A3 )(B1+B2 ) C1,56,Example 3,_ OUT = A1A2A3+B1B2+C1C2C3,57,Example 4,_ OUT=A(E+D) + BC,58,Example 5,_ OUT=A( ( H+ BC ) D + BG + EF ),59,CMOS Gates,60,Combinational logic “gates”,easy to implementwith CMOS transistors(the switches we haveavailable and use most),Z,A,B,Z,Z,A,A,Buf