數(shù)控分頻器的VHDL設(shè)計_第1頁
數(shù)控分頻器的VHDL設(shè)計_第2頁
數(shù)控分頻器的VHDL設(shè)計_第3頁
數(shù)控分頻器的VHDL設(shè)計_第4頁
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文檔簡介

1、實驗六數(shù)控分頻器的VHDL設(shè)計實驗?zāi)康模簩W(xué)習(xí)數(shù)控分頻器的設(shè)計、分析和測試方法。實驗項目分析設(shè)計:數(shù)控分頻器的功能就是當在輸入端給定不同輸入數(shù)據(jù)時,將對輸入的時鐘信號有不同的分頻比。其原理是用計數(shù)值可并行預(yù)置的加法 計數(shù)器設(shè)計完成的,方法是將計數(shù)溢出位與預(yù)置數(shù)加載輸入信號相接 即可。實驗內(nèi)容1:用VHDL語言設(shè)計一個8位數(shù)控分頻器。要求:在Quartus H上進行編輯、編譯、綜合、適配、仿真,給 出其所有信號的時序仿真波形。引腳鎖定以及硬件下載測試,選擇目 標器件EP1C3建議選實驗電路模式No.O。用鍵1、鍵2作為置數(shù)數(shù) 據(jù)D的輸入端,CLK接 clockO , FOUT接至揚聲器Speake

2、r。(時序仿 真時 CLK周期設(shè) 5ns10ns, D分別設(shè) 33H, FEH)所編寫的源程序如下:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF ISPORT( CLK : IN STD0 GIC;D : IN STD_L0GIC_VECT0R(7 DOWNTO 0); FOUT : OUT STD_LOGIC);END ENTITY DVF;ARCHITECTURE ONE OF DVF ISSIGNAL FULL: STD_LOGIC;BEGINP_REG: PROCE

3、SS(CLK)VARIABLE CNT8: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLKEVENT AND CLK=1 THENIF CNT8=11111111 THENCNT8:=D;FULL=1;ELSE CNT8:=CNT8+1;FULL=0;END IF;END IF;END PROCESS P_REG;P_DIV: PROCESS(FULL)VARIABLE CNT2: STD_LOGIC;BEGINIF FULLEVENT AND FULL=1 THEN CNT2:= NOT CNT2;IF CNT2=1 THEN FOUT=1; ELSE FO

4、UT=0;END IF;END IF;END PROCESS P_DIV;END ARCHITECTURE ONE;仿真波形如下所示:001 icon佃恤丁諭21.0T5 ns 丄勺曲冷愉:q服閔mInter曲L:播.53 “ Start:End:atmUIO6 皿21.0 0B DC L1001UntHT lane B-ur-Siaiiliiti db laretcrfisE【:i2D.0s-J TJ *J -J u. 1J -J T olnc嘩蔑蛆刪車俎甌嚴m(xù)蚯嚴社2洲如12 uj妙約口Ilr-LL r-L r-Ll t-lr-L riniina1 11 - r|Tn怙艸iT實驗內(nèi)容2:將

5、8位數(shù)控分頻器擴展為16位數(shù)控分頻器。所編寫的源程序如下:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY RXL ISPORT( CLK : IN STDO GIC;D : IN STD_LOGIC_VECTOR(15 DOWNTO 0); FOUT : OUT STD_LOGIC);END ENTITY RXL;ARCHITECTURE ONE OF RXL ISSIGNAL FULL: STD_LOGIC;BEGINP_REG: PROCESS(CLK)VARIABLE CNT8

6、: STD_LOGIC_VECTOR(15 DOWNTO 0); BEGINIF CLKEVENT AND CLK=1 THENIF CNT8=1111111111111111 THENCNT8:=D;FULL=1;ELSE CNT8:=CNT8+1;FULL=0;END IF;END IF;END PROCESS P_REG;P_DIV: PROCESS(FULL)VARIABLE CNT2: STD_LOGIC;BEGINIF FULLEVENT AND FULL=1 THENCNT2:= NOT CNT2;IF CNT2=1 THEN FOUT=1;ELSE FOUT=0;END IF;END IF;END PROCESS P_DIV;END ARCHITECTURE ONE;仿真波形如下所示: ) ps 327.58 us 555.35 us 983.04

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