1、賽靈思Digilent Basys3口袋實驗室實驗手冊 四川大學計算機學院LAB1 熟悉實驗板與開發(fā)環(huán)境1. 熟悉實驗板1.1 實驗板使用注意1.Basys 3只接受5V直流輸入，通過USB供電，也可以通過EXT供電，供電方式下面會講到；2.Basys 3在上電后，不得插拔USB線，不得去動跳線開關；3.Basys 3遠離水源；4.不要觸碰實驗板上的芯片，尤其是在上電時；5.拿實驗板時，手拿實驗板邊緣；1.2 實驗板使用介紹1.2.1概述實驗板出廠后，會有一個用戶手冊詳細記錄實驗板的外設以及芯片引腳與外設的連接關系。實驗板正面如圖1.2-1所示。圖1.2-1 實驗板頂視圖圖1.2-1標號對應的

2、外設如下：表1.2-1 實驗板外設標號1電源指示燈9全局復位2Pmod數(shù)字信號接口10下載方式配置跳線3Pmod模擬信號接口11USB接口47段數(shù)碼管(4片)12VGA顯示接口5撥碼開關(16個)13JTAG接口6LED燈(16盞)14外部電源接口7按鍵開關(5個)15電源開關8編程完畢指示燈16供電配置跳線1.2.2 供電方式實驗板的供電方式有兩種：USB供電或者EXT外部供電，通過供電配置跳線來完成選擇。供電配置跳線在示意圖中16號位置，配置如圖1.2-2所示。 圖1.2-2 供電配置 圖1.2-3 上電加載將實驗板正放，跳線開關接上面兩根引腳時為外部供電EXT，接下面兩根引腳時為USB供

3、電，在本實驗中，實驗板都采用USB供電。1.2.3 上電加載方式實驗板在上電后，F(xiàn)PGA芯片會首先去找有沒有相應的下載文件，如果有則開始運行，上電加載模式一共有三種：QSPI模式：QSPI是一種Flash存儲器，實驗板中的FPGA與QSPI相連接。設置為QSPI模式后，F(xiàn)PGA在上電后會首先在QSPI里讀配置文件(程序經(jīng)過編譯后的二進制代碼)。USB模式：上電后，F(xiàn)PGA會到接口去找配置文件。JTAG模式：上電后通過加載配置文件。在試驗中，始終按下圖選一配置，如圖1.2-3所示。1.2.4 其他另外，用戶手冊還詳細描述了各個外設的接口和FPGA芯片引腳的連接情況，這個在開發(fā)FPGA時，是非常重

4、要的信息，開發(fā)者在FPGA芯片中生成的數(shù)字電路的接口需要與FPGA引腳相連接，這樣就可以操控不同的外設。2. 熟悉開發(fā)環(huán)境2.1 開發(fā)環(huán)境介紹實驗板的FPGA芯片屬于Xilinx公司的ATRIX 7系列，其對應的開發(fā)環(huán)境是Xilinx推出的Vivado套件。2.2 基于模塊化的設計流程采用模塊化的設計流程，通過調用已經(jīng)寫好的模塊設計數(shù)字電路，流程如下：1、創(chuàng)建新工程1）打開Vivado設計開發(fā)軟件，如圖2.2-1，選擇Create New Project.圖2.2-1 Vivado初始界面2）在彈出的創(chuàng)建新工程的界面中，如圖2.2-2，點擊Next，開始創(chuàng)建新工程。圖2.2-2 創(chuàng)建新工程3）

5、如圖2.2-3，在Project Name界面中，將工程名稱修改為demo，并設置好工程存放路徑。同時勾選上創(chuàng)建工程子目錄的選項。這樣，整個工程文件都將存放在創(chuàng)建的demo子目錄中。點擊Next。(注意：路徑以及工程名必須是英文！)圖2.2-3 命名及設置路徑4）在選擇工程類型的界面中，如圖2.2-4，選擇RTL工程。由于本工程無需創(chuàng)建源文件，故將Do not specify sources at this time（不指定添加源文件）勾選上。點擊Next。圖2.2-4 選擇RTL工程5）在器件板卡選型界面中，如圖2.2-5，在Search欄中輸入xc7a35tcpg236搜索本次實驗所使用的

6、Basys3板卡上的FPGA芯片。并選擇xc7a35tcpg236-1器件。（器件命名規(guī)則詳見xilinx官方文檔）點擊Next。圖2.2-5 板卡選型6）最后在新工程總結中，檢查工程創(chuàng)建是否有誤。沒有問題，則點擊Finish，完成新工程的創(chuàng)建。2、添加已設計好的IPcore。工程建立完畢，我們需要將demo這個工程所需的IP目錄文件夾復制到本工程文件夾下。本實驗需要的IP目錄為74LSXX_LIB。如圖2.2-6。圖2.2-6 添加IPcore1）在Vivado設計界面的左側設計向導欄中，如圖2.2-7，點擊Project Manager目錄下的Project Setting。圖2.2-7

7、設計向導欄選項2）在Project Setting界面中，如圖2.2-8，選擇IP選項，進入IP設置界面。點擊Add Respository.添加本工程文件夾下的IP_Catalog目錄：圖2.2-8 IP設置3）完成目錄添加后，可以看到所需IP已經(jīng)自動添加。點擊OK完成IP添加。如圖2.2-9。圖2.2-9 完成IP添加3、創(chuàng)建原理圖，添加IP，進行原理圖設計。1）在Project Navigator下的IP Integrator目錄下，點擊Create Block Design，創(chuàng)建原理圖，如圖2.2-10。圖2.2-10 創(chuàng)建原理圖2）在彈出的創(chuàng)建原理圖界面中，如圖2.2-11，保持默認

8、。點擊OK完成創(chuàng)建。圖2.2-11 原理圖文件名路徑界面3）在原理圖設計界面中，如圖2.2-12，添加IP的方式有3種。在設計剛開始時，原理圖界面的最上方有相關提示，可以點擊Add IP，進行添加IP。在原理圖設計界面的左側，有相應快捷鍵。在原理圖界面中，鼠標右擊選擇Add IP。圖2.2-12 原理圖添加IP4）在IP選擇框中，輸入74ls21，搜索本實驗所需要的IP。5）按Enter鍵，或者鼠標雙擊該IP，可以完成添加。需要1個74LS21如圖2.2-12。圖2.2-12 模塊圖及引腳命名注意，Vivado要求模塊的輸入引腳(左邊)必須都有一個端口，而輸出引腳則不必。6）添加完IP后，進行

9、端口設置和連線操作。連線時，將鼠標移至IP引腳附近，鼠標圖案變成鉛筆狀。此時，點擊鼠標左鍵進行拖拽。Vivado可以提醒用戶可以與該引腳相連的引腳或端口。7）創(chuàng)建端口有兩種方式。當需要創(chuàng)建與外界相連的端口時，可以右擊選擇Create Port,設置端口名稱，方向以及類型；點擊選中IP的某一引腳，右擊選擇Make External可自動創(chuàng)建以與引腳同名，同方向的端口。8）通過點擊端口，可以在external port properities修改端口名字，如上圖。我們將a1端口名字修改為a1_in，然后按回車完成修改。同樣的方式修改b1為b1_in。9）完成原理圖設計后，生成頂層文件。在Sourc

10、e界面中右擊design_1，選擇Generate Output Products，如圖2.2-13，在生成輸出文件的界面中點擊Generate，如圖2.2-14。生成完輸出文件后，再次右擊design_1，選擇Create HDL Wrapper，創(chuàng)建HDL代碼文件。對原理圖文件進行實例化。在創(chuàng)建HDL文件的界面中，保持默認選項，點擊OK，完成HDL文件的創(chuàng)建。如圖2.2-15。至此，原理圖設計已經(jīng)完成。 圖2.2-13 生成頂層文件圖2.2-14 生成頂層文件界面圖2.2-15 創(chuàng)建HDL文件界面4.綜合、綜合后添加管腳約束、實現(xiàn)、生成bit流并下載到實驗板1）Open Elaborate

11、d Design，如圖2.2-16。圖2.2-16 打開Elaborated Design2）將界面調整到I/O PLANNING，如圖2.2-17。圖2.2-17 Vivado標簽欄3）在下方I/O ports中將設計端口與FPGA引腳關聯(lián)起來。圖2.2-18 引腳約束其中，F(xiàn)PGA的V16、V17引腳另一端又分別與撥碼開關SW1和SW2相連，撥碼開關朝上撥為輸入高電平。U16引腳的另一端與LED燈LD0連接，當有高電平輸出時，燈被點亮。R2也連接撥碼開關，該引腳要模擬永遠高電平，因此R2對應的SW15保持閉合即可。在I/O std欄目，均設為LVCMOS33即可。完成后保存，將提示為存儲的

12、文件取名，在此用同樣英文命名。圖2.2-19 保存約束文件4）綜合驗證。圖2.2-20 打開Synthesis5）完成綜合驗證后選擇，Run Implementation。進行工程實現(xiàn)。圖2.2-21 Run Implementation6）工程實現(xiàn)完成后，選擇Generate Bitstream，生成編譯文件。圖2.2-22 生成編譯文件7）生成編譯文件后，選擇Open Hardware Manager，打開硬件管理器。進行板級驗證。圖2.2-23 打開Hardware Manager8）打開目標器件，點擊Open target。如果初次連接板卡，選擇Open a New Hardware。

13、如果之前連接過板卡，可以選擇Open Recent Target，在其列表中選擇相應板卡。圖2.2-24 打開目標器件在打開新硬件目標界面中，點擊Next進行創(chuàng)建。選擇Local server，點擊Next。圖2.2-25打開新硬件目標界面點擊Next，再點擊Finish，完成創(chuàng)建。圖2.2-26 完成創(chuàng)建9）下載bit文件。點擊Hardware Manager上方提示語句中的Program device。選擇目標器件。檢查彈出框中所選中的bit文件，然后點擊Program進行下載。進行板級驗證。圖2.2-27 下載bit文件將SW15上撥，之后撥動最右端的兩個撥碼開關SW1和SW0，觀察LE

14、D燈LD0的明亮情況，查看開關與燈組成的邏輯是否實現(xiàn)了一個與門的功能。3. LAB1實驗報告要求實驗報告(一)：熟悉實驗板1.實驗目的；2.實驗內容a.實驗板的使用注意；b.閱讀實驗板的用戶手冊，回答下列問題：實驗板正放，撥碼開關從左到右的編號分別是什么，對應連接的FPGA引腳號是多少？實驗板正放，LED燈從左到右的編號分別是什么，對應連接的FPGA引腳號是多少？實驗板外部的時鐘產(chǎn)生器，即晶體振蕩器產(chǎn)生的時鐘周期是多少Hz，對應的FPGA芯片引腳是多少？實驗報告(二)：熟悉開發(fā)環(huán)境1.實驗目的；2.實驗內容操作步驟，怎么樣開始輸入設計到在FPGA上運行？LAB2 組合邏輯電路1. 基本邏輯門電

15、路實驗名稱：基本邏輯門電路的原理圖建模實驗目的：在FPGA上實現(xiàn)基本邏輯門電路，并通過實驗板上的撥碼開關與LED燈驗證這些基本邏輯門電路的功能，深化對基本門電路的理解。實驗平臺：Digilent Basys3實驗板、Xilinx Vivado開發(fā)套件。實驗板資源：撥碼開關3個、LED燈4盞、FPGA芯片一片。實驗模塊：74LS00、74LS02、74LS08、74LS32。實驗原理：74LS00：該模塊集成4個2輸入的與非門(nand)，ai和bi為一對輸入，對應輸出yi，其中i從1取到4。例如，a1和b1通過一個與非門輸出到y(tǒng)1。74LS02：該模塊集成4個2輸入的或非門(nor)，ai和b

16、i為一對輸入，對應輸出yi，其中i從1取到4。例如，a1和b1通過一個或非門輸出到y(tǒng)1。74LS08：該模塊集成4個2輸入與門(and)，ai和bi為一對輸入，對應輸出yi，其中i從1取到4。例如，a1和b1通過一個與門輸出到y(tǒng)1。74LS32：該模塊集成4個2輸入或門(or)，ai和bi為一對輸入，對應輸出yi，其中i從1取到4。例如，a1和b1通過一個或門輸出到y(tǒng)1。本次實驗的實驗原理圖如下：FPGA芯片內部SW1SW0V16V17V19U19E19U16LD3LD2LD1LD0圖2-1 原理圖在FPGA中生成以上數(shù)字電路，并將輸入a、b與撥碼開關對應的兩個引腳關聯(lián)。四個輸出nand_o、

17、and_o、nor_o以及or_o分別于LED燈對應的四個引腳關聯(lián)。實驗步驟：1.在Vivado上建立工程，工程名為basic_gate，指定器件；2.在工程basic_gate中加載74LSXX系列的IP核；3.創(chuàng)建原理圖，在原理圖中添加必要的74LSXX系列的器件，設置輸入輸出端口，連線；4.對原理圖設計進行輸出，打包并且添加引腳約束，綜合，實現(xiàn)，生成Bit流。下載到實驗板，觀察實驗結果。參考的原理圖設計：圖2-1 原理圖參考實驗結果：1.列出2輸入與門、與非門、或門以及或非門的真值表；2.分別記錄下?lián)艽a開關開斷情況與LED亮燈情況的關系：表2-1 記錄表SW1SW0LD3LD2LD1LD

18、0LD3LD0分別與SW1、SW0構成怎樣的邏輯關系，是否滿足設計？3.查閱資料，描述以下器件的結構和實現(xiàn)的功能(選擇3個描述)：74LS04、74LS10、74LS11、74LS20、74LS21、74LS27、74LS30、74LS862. 組合邏輯電路的設計實驗內容：設計一個電子表決器：主裁1名，副裁3名，規(guī)定當主裁通過時，副裁中至少有一人通過則參賽者考核通過；主裁不予通過時，副裁中至少有兩人通過參賽者才能通過考核。裁判通過為邏輯1，不通過為邏輯0，考核通過為1，考核未通過為0。盡量使用同一種邏輯門電路完成設計。實驗要求：1.列寫真值表，化簡，并得出最簡表達式；2.從最簡表達式出發(fā)，對表

19、達式進行必要的變式，以滿足“盡量使用同一種邏輯門電路”的要求(可選)；3.畫出邏輯圖；4.選擇合適的74LSXX系列的器件，在Vivado上通過原理圖方法輸入設計，裁判用撥碼開關代替，主裁判為SW3，其余三名副裁判為SW2-SW0?？己送ㄟ^與否用LED燈LD0的亮滅來表示，自選撥碼開關和LED燈的，需在實驗報告中說明并給出自定義的引腳對應。將設計下載到實驗板進行驗證，并給出使用說明：引腳對應：表2-2 記錄表主裁判副裁判1副裁判2副裁判3是否通過對應的開關編號/LED燈編號對應的FPGA引腳號 記錄下?lián)艽a開關開斷情況和對應LED燈亮滅情況，制作成表格。LAB3 時序邏輯電路一、基本實驗 實驗名

20、稱：帶置位復位的D觸發(fā)器模塊的驗證實驗目的：熟悉帶置位復位的D觸發(fā)器的工作原理實驗平臺：Digilent Basys3實驗板、Xilinx Vivado開發(fā)套件實驗板資源：撥碼開關 3個、LED燈 2盞、晶體振蕩器實驗模塊：clk_div模塊、74LS74模塊實驗原理：74LS74模塊內部包含了兩個帶復位置位的D觸發(fā)器，內部結構如圖：圖3-1 D觸發(fā)器示意圖其中PR為置位端，clr為復位端，D為數(shù)據(jù)輸入端，Q為輸出端，clk為時鐘輸入。clk_div為分頻模塊，作用是將實驗板上的100MHz的時鐘轉換為1Hz的時鐘，輸出的時鐘接入觸發(fā)器的時鐘端。實驗步驟：1.在Vivado上建立工程，指定器件；2.在工程中加載74LSXX系列以及clk_div的IP核；3.創(chuàng)建原理圖，在原理圖中添加必要的器件模塊，設置輸入輸出端口，連線；4.對原理圖設計進行輸出，打包并且添加引腳約束，其中pr,clr,d與撥碼開關連接，輸出Q與Q非與LED燈連接，時鐘信號對應的FPGA引腳為w5，綜合，實現(xiàn)，生成Bit流，下載到實驗板，觀察實驗結果。參考的原理圖設計：圖3-26 原理圖參考實驗結果：1. 觸發(fā)器電路的輸入輸出端口與FPGA芯片引腳的對應：表3-1 記錄表setresetD1q1q1_n開關/LE