1、學(xué)習(xí)好資料歡迎下載1.EDA即 Electronic Design Automation（電子設(shè)計(jì)自動(dòng)化） ，就是以計(jì)算機(jī)為工作平臺(tái)， 以 EDA 軟件工具為開發(fā)環(huán)境， 以硬件描述語(yǔ)言 （ HDL）為設(shè)計(jì)語(yǔ)言， 以可編程邏輯器件為實(shí)驗(yàn)載體，以 ASIC（ Application Specific Integrated Circuit ）、SOC（ System On a Chip）芯片為目標(biāo)器件，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過程。2.EDA最后實(shí)現(xiàn)的目標(biāo)：全定制或半定制ASIC設(shè)計(jì)， FPGA/CPLD開發(fā)應(yīng)用。3.作為 EDA技術(shù)最終實(shí)現(xiàn)目標(biāo)的ASIC，通過 三種途徑來(lái)完成：

2、（ 1）超大規(guī)?？删幊踢壿嬈骷簩?shí)現(xiàn)這一途徑的主流器件是FPGA/CPLD。直接面向用戶，具有極大的靈活性和通用性，使用方便，開發(fā)效率高，成本低，技術(shù)維護(hù)簡(jiǎn)單，工作可靠性好。 （ 2）半定制或全定制 ASIC：根據(jù)實(shí)現(xiàn)工藝，可統(tǒng)稱為掩膜 ASIC，可編程的 ASIC具有靈活多樣的編程功能。掩膜 ASIC分為：門陣列、標(biāo)準(zhǔn)單元、全定制三類。 （ 3）混合 ASIC：具有面向用戶的編程功能和邏輯資源，同時(shí)也含有可方便調(diào)用和配置的硬件標(biāo)準(zhǔn)單元模塊。4.EDA 設(shè)計(jì)分五級(jí)進(jìn)行分層次設(shè)計(jì)：（1 ）系統(tǒng)級(jí)即行為級(jí)； （ 2） RTL級(jí)；（ 3）門級(jí)：即邏輯設(shè)計(jì)，以電路或觸發(fā)器作基本部件，表達(dá)各種邏輯關(guān)系；

3、（ 4）電路級(jí)：可看作分離的元件為基本元件，具體表達(dá)電路在時(shí)域的伏安特性或頻域的響應(yīng)等性能； （ 5）器件級(jí)：即板圖級(jí)。5.面向 FPGA的開發(fā)流程 ：設(shè)計(jì)輸入（圖形輸入、文本輸入） 、綜合、布線布局（適配） 、仿真（時(shí)序仿真、功能仿真） 、下載和硬件測(cè)試。6.綜合 的概念：電子設(shè)計(jì)中，將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程稱為綜合。事實(shí)上，設(shè)計(jì)過程中的每一步都可稱為一個(gè)綜合環(huán)節(jié)。7.綜合的分類 ：(1)從自然語(yǔ)言轉(zhuǎn)換到VHDL 語(yǔ)言算法表示，即自然語(yǔ)言綜合。(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(jí) (RegisterTransport Level， RTL)

4、，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。 (3)從 RTL級(jí)表示轉(zhuǎn)換到邏輯門 (包括觸發(fā)器 )的表示，即邏輯綜合。 (4) 從邏輯門表示轉(zhuǎn)換到版圖表示 (ASIC設(shè)計(jì) )，或轉(zhuǎn)換到 FPGA的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。8.在EDA 技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么? 在EDA 技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程。9.綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么? 答：是核心地位（見圖1-3）。綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受VHDL 程序并準(zhǔn)備對(duì)其綜合前，必須獲得與最終實(shí)現(xiàn)設(shè)計(jì)電路硬件特征相關(guān)的工藝庫(kù)信息，以及獲得優(yōu)化綜合的諸多約

5、束條件信息；根據(jù)工藝庫(kù)和約束條件信息，將VHDL 程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相關(guān)信息。8.適配器 ：也稱結(jié)構(gòu)適配器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。9.時(shí)序仿真 ：是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，因而，仿真精度高。10.功能仿真 ：是直接對(duì) VHDL、原理圖或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過程，仿真過程不涉及任何具體器件的硬件特性。11.時(shí)序仿真與功能仿真的區(qū)別：時(shí)序仿真的仿真文件必須來(lái)自針對(duì)具體器件的適配器。綜合后所得的EDIF 等網(wǎng)表文件通常作為FPGA適配器的輸入文

6、件， 產(chǎn)生的仿真網(wǎng)表文件中包含了精確的硬件延遲信息。 功能仿真的過程不涉及任何具體器件的硬件特性。 不經(jīng)歷適配階段，在設(shè)計(jì)項(xiàng)目編輯編譯 （或綜合） 后即可進(jìn)入門級(jí)仿真器進(jìn)行模擬測(cè)試。 直接進(jìn)行功能仿真的好處是設(shè)計(jì)耗時(shí)短，對(duì)硬件庫(kù)、綜合器等沒有任何要求。12. IP 定義 為用于 ASIC或 FPGA/CPLD中預(yù)先設(shè)計(jì)好的電路功能模塊。13.IP 分為軟 IP（用 VHDL等硬件面熟語(yǔ)言描述的功能塊，但是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能） 、固 IP（完成了綜合的功能塊）和硬 IP（提供設(shè)計(jì)的最終階段產(chǎn)品 -掩膜）。14.基于 VHDL 的自頂向下設(shè)計(jì)方法 （1）設(shè)計(jì)說(shuō)明書（ 2）建立

7、VHDL 行為模型（ 3）VHDL 行為仿真（ 4） VHDL-RTL級(jí)建模（ 5）前端功能仿真（ 6）邏輯綜合（ 7）測(cè)試向量生成（ 8）功學(xué)習(xí)好資料歡迎下載能仿真（ 9）結(jié)構(gòu)綜合（ 10）門級(jí)時(shí)序仿真（可編程邏輯器件（PLD）誕生于 20 世紀(jì) 70術(shù)發(fā)展的產(chǎn)物，是一種半定制的集成電路，結(jié)合11）硬件測(cè)試（12）設(shè)計(jì)完成年代 .80 年代以后迅速發(fā)展.是大規(guī)模集成電路技EDA技術(shù)可以快速、方便地構(gòu)建數(shù)字系統(tǒng)。1.自問世以來(lái)， PLD經(jīng)歷了 PROM（ Programmable Read Only Memory, 可編程只讀存儲(chǔ)器） 、PLA（ Programmable Logic Arra

8、y, 可編程邏輯陣列） 、 PAL（ Programmable Array Logic, 可編程陣列邏輯）、GAL（ Generic Array Logic,通用陣列邏輯） 到FPGA、ispLSI（ in system programmableLarge Scale IC,在系統(tǒng)可編程大規(guī)模集成電路）等高密度PLD的發(fā)展過程。2.可編程邏輯器件（PLD）的分類 ：（ 1）按集成度 (PLD)分類：低集成度 PLD（PROM、PLA、PAL、GAL），高集成度 PLD（ CPLDFPGA） 。（2）從結(jié)構(gòu)上分：乘積項(xiàng)結(jié)構(gòu)器件（大部分簡(jiǎn)單PLD和 CPLD），查找表結(jié)構(gòu)器件，F(xiàn)PGA（ 3）從編

9、程工藝上分類 :熔絲 (Fuse)型器件 ,反熔絲型器件 ,EPROM型 ,EEPROM型 ,SRAM型,Flash型。（ 4）從可編程特性上分類: 一次可編程 ,重復(fù)可編程 .3.PROM（ Programmable Read Olny Memory可編程只讀存儲(chǔ)器） ：只能用于組合電路的可編程，輸入變量的增加會(huì)引起存儲(chǔ)容量的增加。多輸入變量的組合電路函數(shù)是不適合用單個(gè) PROM 來(lái)編程表達(dá)的。4.PLA：與陣列和或陣列都可編程。把邏輯函數(shù)化成最簡(jiǎn)的與或表達(dá)式，然后用可編程的與陣列構(gòu)成與項(xiàng)， 用可編程對(duì)或陣列構(gòu)成與項(xiàng)的或運(yùn)算， 在有多個(gè)輸出時(shí)， 要盡量利用公共的與項(xiàng)，以提高陣列的利用率。5.

10、PAL：包含與陣列、或陣列，但或陣列是固定的，只有與陣列可編程。一次可編程，修改不方便。6.GAL：具有電可擦除重復(fù)編程的特點(diǎn)，與陣列可編程、 或陣列固定增加了輸出邏輯宏單元。8.CPLD（ Complex Programmable Logic Device ）的結(jié)構(gòu)：邏輯陣列塊 (LAB)、宏單元、擴(kuò)展乘積項(xiàng)（共享擴(kuò)展項(xiàng)和并聯(lián)擴(kuò)展項(xiàng)） 、可編程連線陣列、 I/O 控制塊。9.FPGA結(jié)構(gòu)與工作原理 : (1) 邏輯單元 LE (2) 邏輯陣列塊 LAB(3) 快速通道 (4) I/O 單元與專用輸入端口。10.FPGA和 CPLD的區(qū)別 ：（1） CPLD是以乘積項(xiàng)的結(jié)構(gòu)方式構(gòu)成的邏輯器件（

11、2） FPGA是以查表法結(jié)構(gòu)方式構(gòu)成的邏輯器件。1.變量和常量可以從軟件語(yǔ)言中找到對(duì)應(yīng)的類型，然而信號(hào)的表現(xiàn)較特殊，它具有更多的硬件特征，是 VHDL 中最有特色的語(yǔ)言要素之一。2.常量 定義的一般表述：CONSTANT 常數(shù)名：數(shù)據(jù)類型:= 表達(dá)式；定義語(yǔ)句所允許的設(shè)計(jì)單元有實(shí)體、結(jié)構(gòu)體、程序包、塊、進(jìn)程和子程序。常數(shù)的可視性，即常數(shù)的使用范圍取決于它被定義的位置。3.變量 定義的一般表述：VARIABLE 變量名: 數(shù)據(jù)類型:= 初始值 ;4.信號(hào) 定義的一般表述：SIGNAL 信號(hào)名：數(shù)據(jù)類型:= 初始值 ；信號(hào) SIGNAL變量 VARIABLE基本用法用于作為電路中的信號(hào)連線用于作為

12、進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元適用范圍在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適只能在所定義的進(jìn)程中使用，局部量，用只能在進(jìn)程和子程序中使用。行為特性在進(jìn)程的最后才對(duì)信號(hào)賦值立即賦值作用在進(jìn)程中作為臨時(shí)的數(shù)據(jù)存儲(chǔ)單元。進(jìn)程的結(jié)構(gòu)：包含了一個(gè)代表著實(shí)體中部分邏輯行為的、獨(dú)立的順序描述語(yǔ)句。5.進(jìn)程的組成：（ 1）進(jìn)程說(shuō)明部分（包括數(shù)據(jù)類型、常數(shù)、變量、屬性、子程序等）（ 2）順序描述語(yǔ)句（分為賦值語(yǔ)句（信號(hào)、變量）、進(jìn)程啟動(dòng)語(yǔ)句、子程序調(diào)用語(yǔ)句、順序描述語(yǔ)句和進(jìn)程跳出語(yǔ)句等， ）（ 3）敏感信號(hào)參數(shù)表6.進(jìn)程的特點(diǎn) （要點(diǎn)）：（ 1）PROCESS為一無(wú)限循環(huán)語(yǔ)句。 （ 2）PROCESS中的順序語(yǔ)句具有明學(xué)習(xí)好資

13、料歡迎下載顯的順序 / 并行運(yùn)行雙重性。 （ 3）進(jìn)程必須由敏感信號(hào)的變化來(lái)啟動(dòng)。 （ 4）進(jìn)程語(yǔ)句本身是并行語(yǔ)句。（5）信號(hào)是多個(gè)進(jìn)程間的通信線。 （ 6）一個(gè)進(jìn)程中只允許描述對(duì)應(yīng)于一個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯 。1.（ 1） TYPE 數(shù)據(jù)類型名IS 數(shù)據(jù)類型定義 OF基本數(shù)據(jù)類型 ;（ 2） TYPE 數(shù)據(jù)類型名IS 數(shù)據(jù)類型定義;2.狀態(tài)機(jī)的優(yōu)勢(shì) ：（ 1）狀態(tài)機(jī)克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活的缺點(diǎn)。（ 2）狀態(tài)機(jī)可以定義符號(hào)化枚舉類型的狀態(tài)。（ 3）狀態(tài)機(jī)容易構(gòu)成性能良好的同步時(shí)序邏輯模塊。（ 4）狀態(tài)機(jī)的 VHDL 表述豐富多樣、程序?qū)哟畏置?，易讀易懂。（ 5）在高速運(yùn)算和控

14、制方面，狀態(tài)機(jī)更有其巨大的優(yōu)勢(shì)。 （ 6）高可靠性。3.狀態(tài)機(jī)的結(jié)構(gòu)： （ 1）說(shuō)明部分（一般放在結(jié)構(gòu)體的architecture 和 begin 之間）；（2）主控時(shí)序進(jìn)程；（ 3）主控組合進(jìn)程；（4）輔助進(jìn)程（用于配合狀態(tài)機(jī)工作的組合進(jìn)程或時(shí)序進(jìn)程）。4.Moore狀態(tài)機(jī)和 Mealy狀態(tài)機(jī)的區(qū)別 ：信號(hào)輸出方式上分為這兩種。從輸出時(shí)序上看，Moore 屬于同步輸出狀態(tài)機(jī)， Mealy 屬于異步輸出狀態(tài)機(jī)。Mealy 型狀態(tài)機(jī)的輸出是當(dāng)前狀態(tài)和所以輸入信號(hào)的函數(shù)，它的輸出是在輸入變化后立即發(fā)生的，不依賴時(shí)鐘的同步。 Moore型狀態(tài)機(jī)的輸出則僅為當(dāng)前狀態(tài)的函數(shù)，這類狀態(tài)機(jī)在輸入發(fā)生變化時(shí)還

15、必須等待時(shí)鐘的到來(lái)，時(shí)鐘使?fàn)顟B(tài)發(fā)生變化時(shí)才導(dǎo)致輸出的變化，所以比Mealy 機(jī)要多等待一個(gè)時(shí)鐘周期。1.順序語(yǔ)句 的特點(diǎn)是每一條語(yǔ)句的執(zhí)行順序是與它們的書寫順序基本一致的，順序語(yǔ)句只能出現(xiàn)在進(jìn)程和子程序中， 子程序包括函數(shù)和過程。包含 6 個(gè)基本的賦值語(yǔ)句、 流程控制語(yǔ)句、等待語(yǔ)句、子程序調(diào)用語(yǔ)句、返回語(yǔ)句和空操作語(yǔ)句。2.FOR_LOOP語(yǔ)句，語(yǔ)法格式如下：LOOP標(biāo)號(hào)： FOR 循環(huán)變量IN 循環(huán)次數(shù)范圍LOOP順序語(yǔ)句END LOOP LOOP標(biāo)號(hào) ；3.（1） NEXT； -第一種語(yǔ)句格式（2） NEXT LOOP標(biāo)號(hào)； -第二種語(yǔ)句格式（ 3） NEXT LOOP標(biāo)號(hào) WHEN 條件

16、表達(dá)式 ; -第三種語(yǔ)句格式4. （ 1） WAIT；- 第一種語(yǔ)句格式 （ 2）WAIT ON 信號(hào)表； - 敏感信號(hào)等待語(yǔ)句（3）WAIT UNTIL 條件表達(dá)式； -條件等待語(yǔ)句（ 4）WAIT FOR 時(shí)間表達(dá)式；超時(shí)等待語(yǔ)句5.結(jié)構(gòu)體中的可綜合的并行 語(yǔ)句主要有九種： （ 1）并行信號(hào)賦值語(yǔ)句。 （ 2）進(jìn)程語(yǔ)句。（3 ）塊語(yǔ)句。（4）條件信號(hào)賦值語(yǔ)句。 （ 5）元件例化語(yǔ)句，其中包括類屬配置語(yǔ)句。（ 6）生成語(yǔ)句。（ 7）并行過程調(diào)用語(yǔ)句。 （8）參數(shù)傳遞映射語(yǔ)句。 （ 9）端口說(shuō)明語(yǔ)句。6.選擇信號(hào)賦值語(yǔ)句： WITH 選擇表達(dá)式SELECT賦值目標(biāo)信號(hào) <=表達(dá)式 WHE

17、N 選擇值 ,表達(dá)式 WHEN 選擇值 ,表達(dá)式WHEN 選擇值；7.順序 語(yǔ)句包括： if- then- else語(yǔ)句、 case 語(yǔ)句、 loop 語(yǔ)句、變量說(shuō)明、變量賦值、next 語(yǔ)句、 exit 語(yǔ)句、 wait語(yǔ)句、 return 語(yǔ)句、 null 語(yǔ)句。8.并行 語(yǔ)句包括：進(jìn)程語(yǔ)句、When else 語(yǔ)句、 With select語(yǔ)句、信號(hào)說(shuō)明、塊語(yǔ)句。9.下列語(yǔ)句在并行部分和順序部分都是合法的：信號(hào)賦值、類型和常數(shù)的說(shuō)明、函數(shù)和過程調(diào)用、 Assert 語(yǔ)句、 After 延遲、信號(hào)屬性。1.函數(shù)的語(yǔ)言表達(dá)格式如下：FUNCTION 函數(shù)名（參數(shù)表）RETURN數(shù)據(jù)類型-函數(shù)

18、首FUNCTION 函數(shù)名（參數(shù)表） RETURN數(shù)據(jù)類型 IS- 函數(shù)體 說(shuō)明部分 BEGIN順序語(yǔ)句 ;END FUNCTION函數(shù)名 ;2.什么是 重載函數(shù) ?重載算符有何用處 ?如何調(diào)用重載算符函數(shù) ?答：（ 1）同樣名稱的函數(shù)可以用不同的數(shù)據(jù)類型作為此函數(shù)的參數(shù)定義多次，以此定義的函數(shù)稱為重載函數(shù)。 （ 2）用于兩個(gè)不同類型的操作數(shù)據(jù)自動(dòng)轉(zhuǎn)換成同種數(shù)據(jù)類型，并進(jìn)行運(yùn)算處理。（ 3）采用隱式方式調(diào)用，無(wú)需事先聲明。3.決斷函數(shù) ：主要用于解決信號(hào)被多個(gè)驅(qū)動(dòng)源驅(qū)動(dòng)時(shí)，驅(qū)動(dòng)信號(hào)間的競(jìng)爭(zhēng)問題。不可綜合、學(xué)習(xí)好資料歡迎下載不能用電路體現(xiàn)出來(lái)。4.過程的語(yǔ)句格式是：PROCEDURE過程名 (參

19、數(shù)表 )（ - 過程首）PROCEDURE過程名 (參數(shù)表 ) IS說(shuō)明部分 BIGIN（ - 過程體）順序語(yǔ)句 ;END PROCEDURE過程名;5.重載過程 ：兩個(gè)或兩個(gè)以上有相同的過程名和互不相同的參數(shù)數(shù)量及數(shù)據(jù)類型的過程稱為重載過程，或稱復(fù)用過程。靠參數(shù)類型來(lái)辨別調(diào)用哪個(gè)過程。6.函數(shù)和過程的區(qū)別：共同點(diǎn)：（1 ）都是子程序（2）都可在程序包和結(jié)構(gòu)體、進(jìn)程中定義（3）都有兩部分組成，函數(shù)由函數(shù)首和函數(shù)體組成，過程由過程首和過程體組成， （4）都使用順序描述語(yǔ)句。不同點(diǎn)：（ 1）函數(shù)端口表是用來(lái)說(shuō)明輸入值的， 而過程的端口表可以定義參數(shù)不同的工作模（ 2）函數(shù)的參量是信號(hào)或常數(shù)，而過程

20、的參量還可以是變量 （3）函數(shù)的定義中說(shuō)明返回值的數(shù)據(jù)類型，而過程中則不需要對(duì)返回值數(shù)據(jù)類型進(jìn)行說(shuō)明。7.庫(kù)的種類：（ 1 ） IEEE 庫(kù)（顯示表達(dá)）：主要包括STD_LOGIC_1164， NUMERIC_BIT 和NUMERIC_STD 等程序包。 STD_LOGIC_ARITH、STD_LOGIC_SIGNED和 STD_LOGIC_UNSIGNED 程序包。（2 ）STD 庫(kù)（不須顯示表達(dá)） ： STANDARD和 TEXTIO程序包。（ 3） WORK 庫(kù)（無(wú)須顯示表達(dá)，總是可見） ： WORK 庫(kù)是用戶的VHDL 設(shè)計(jì)的現(xiàn)行工作庫(kù)，用于存放用戶設(shè)計(jì)和定義的一些設(shè)計(jì)單元和程序包。因

21、此自動(dòng)滿足VHDL 語(yǔ)言標(biāo)準(zhǔn)，在實(shí)際調(diào)用中，不必以顯式預(yù)先說(shuō)明。（ 4）VITAL 庫(kù)：除了以上提到的庫(kù)外，EDA工具開發(fā)商為了便于FPGA/CPLD開發(fā)設(shè)計(jì)上的方便， 都有自己的擴(kuò)展庫(kù)和相應(yīng)的程序包，如 DATAIO公司的 GENERICS庫(kù)、DATAIO庫(kù)等，以及上面提到的Synopsys 公司的一些庫(kù)。8.程序包中至少應(yīng)包含以下結(jié)構(gòu)中的一種：常數(shù)說(shuō)明、VHDL 數(shù)據(jù)類型說(shuō)明、元件定義、子程序。9.定義程序包的一般語(yǔ)句結(jié)構(gòu)如下：PACKAGE 程序包名IS-PACKAGE BODY 程序包名IS程序包首程序包首說(shuō)明部分-程序包體END程序包名;程序包體說(shuō)明部分以及包體內(nèi)END程序包名 ;10. 常 用 的 預(yù) 定 義 的 程 序 包 ： STD_LOGIC_1164 程 序 包 、 STD_LOGIC_ARITH程 序 包 、STD_LOGIC_UNSIGNED和 STD_LOGIC_SIGNED程序包、 STANDARD和 TEXTIO程序包。11.整數(shù) ：整數(shù)都是十進(jìn)制的數(shù)。實(shí)數(shù)：實(shí)數(shù)也都是十進(jìn)制的數(shù)，但必須帶有小數(shù)點(diǎn)。以數(shù)制基數(shù)表示的文字：用這種方式表示的數(shù)由五個(gè)部分組成。（幾進(jìn)制 #數(shù) #數(shù)）。物理量文字(VHDL綜合器不接受此類文字 )。11.字符串