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1、實(shí)驗(yàn)名稱：七段數(shù)碼顯示譯碼器的設(shè)計(jì)1. 實(shí)驗(yàn)?zāi)康模毫私馄叨螖?shù)碼顯示譯碼器的原理學(xué)習(xí)VHDL的CASE語(yǔ)句應(yīng)用及多層次設(shè)計(jì)方法。熟悉Quartus II的使用，熟練掌握程序的編譯，波形的仿真及下載的過(guò)程。2實(shí)驗(yàn)內(nèi)容： 編寫七段數(shù)碼顯示譯碼器的程序，并編譯，下載到試驗(yàn)箱中查看結(jié)果。3. 實(shí)驗(yàn)方案（程序設(shè)計(jì)說(shuō)明）七段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是二進(jìn)制的，所以輸出表達(dá)都是十六進(jìn)制的，為了滿足十六進(jìn)制的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA中來(lái)實(shí)現(xiàn)。四個(gè)輸入，七個(gè)輸出。4. 實(shí)驗(yàn)步驟或程序（經(jīng)調(diào)試
2、后正確的源程序） 見(jiàn)附件A5程序運(yùn)行結(jié)果6出現(xiàn)的問(wèn)題及解決方法對(duì)于下載模式的選擇掌握不牢固。實(shí)驗(yàn)步驟或程序：程序：entity decl 7 isport(A:in bit_vector(3 downto 0); led7s:out bit_vector(6 DOWNTO 0) );end ;architecture one of decl 7 isbegin process(A) begin case A is when"0000"=>Y<="0111111" when"0001"=>Y<="000
3、0110" when"0010"=>Y<="1011011" when"0011"=>Y<="1001111" when"0100"=>Y<="1100110" when"0101"=>Y<="1101101" when"0110"=>Y<="1111101" when"0111"=>Y<=&qu
4、ot;0000111" when"1000"=>Y<="1111111" when"1001"=>Y<="1101111" when"1010"=>Y<="1110111" when"1011"=>Y<="1111100" when"1100"=>Y<="0111001" when"1101"=>Y<="1011110" when"1110"=>Y<="1111001" when"1111"=>Y<="
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