1、精選優(yōu)質(zhì)文檔-傾情為你奉上沈陽航空航天大學(xué)課 程 設(shè) 計 報 告課程設(shè)計名稱：計算機(jī)組成原理課程設(shè)計課程設(shè)計題目：浮點(diǎn)數(shù)加法器院（系）：計算機(jī)學(xué)院專 業(yè)：計算機(jī)科學(xué)與技術(shù)班 級：學(xué) 號：姓 名：指導(dǎo)教師：完成日期：專心-專注-專業(yè)目 錄第1章 總體設(shè)計方案1.1 設(shè)計原理本次課程設(shè)計的題目為浮點(diǎn)數(shù)加法器的設(shè)計，使用Xilinx Foundation F3.1可編程器件開發(fā)工具軟件，以及偉福COP2000試驗箱實(shí)現(xiàn)目的設(shè)計。具體要求為必須用基本邏輯門實(shí)現(xiàn)，浮點(diǎn)數(shù)的長度固定。根據(jù)所學(xué)可知，浮點(diǎn)數(shù)共由兩部分組成。第一部分是階碼，第二部分是數(shù)據(jù)。這兩部分又分別分為兩部分。階碼由階符

2、和數(shù)值組成，數(shù)據(jù)由數(shù)符和數(shù)字組成。由于在計算機(jī)的存儲和運(yùn)算中，數(shù)據(jù)由補(bǔ)碼表示。故首先應(yīng)將輸入的原碼轉(zhuǎn)化為補(bǔ)碼。在此過程中，正數(shù)保持不變，負(fù)數(shù)則對除符號位以外的各位按位取反，再進(jìn)行加1操作。然后對兩數(shù)的階碼進(jìn)行運(yùn)算，決定移位的次數(shù)和結(jié)果的階碼。在移位時，對正數(shù)進(jìn)行補(bǔ)0操作，對負(fù)數(shù)則進(jìn)行補(bǔ)1操作。再對移位后的數(shù)據(jù)視為定點(diǎn)數(shù)進(jìn)行相加運(yùn)算。進(jìn)而實(shí)現(xiàn)浮點(diǎn)數(shù)相加的功能。最后再將得到的結(jié)果轉(zhuǎn)化為原碼，進(jìn)行輸出。1.2 設(shè)計思路按照課設(shè)題目要求及原理圖，先設(shè)計出電路的具體模塊圖，浮點(diǎn)數(shù)加法器的設(shè)計共包含如下五個模塊： 原補(bǔ)轉(zhuǎn)換模塊 階碼選擇模塊 數(shù)值選擇模塊 數(shù)據(jù)移位模塊 超前進(jìn)位加法模塊在五個部分中分別設(shè)計

3、實(shí)現(xiàn)相應(yīng)功能的器件，包括二選一數(shù)據(jù)選擇器等。在連接具體電路時配合門電路以達(dá)到預(yù)期效果。浮點(diǎn)數(shù)加法器的底層、頂層的設(shè)計都采用原理圖設(shè)計輸入方式，經(jīng)編譯、調(diào)試后形成zyks.bit文件并下載到XCV200可編程邏輯芯片中，經(jīng)硬件測試驗證設(shè)計的正確性。1.3 設(shè)計環(huán)境1.3.1 硬件環(huán)境偉福COP2000型計算機(jī)組成原理實(shí)驗儀COP2000計算機(jī)組成原理實(shí)驗系統(tǒng)由實(shí)驗平臺、開關(guān)電源、軟件三大部分組成實(shí)驗平臺上有寄存器組R0-R3、運(yùn)算單元、累加器A、暫存器B、直通/左移/右移單元、地址寄存器、程序計數(shù)器、堆棧、中斷源、輸入/輸出單元、存儲器單元、微地址寄存器、指令寄存器、微程序控制器、組合邏輯控制器

4、、擴(kuò)展座、總線插孔區(qū)、微動開關(guān)/指示燈、邏輯筆、脈沖源、20個按鍵、字符式LCD、RS232口。系統(tǒng)在實(shí)驗時即使不借助PC 機(jī)，也可實(shí)時監(jiān)控數(shù)據(jù)流狀態(tài)及正確與否, 實(shí)驗系統(tǒng)的軟硬件對用戶的實(shí)驗設(shè)計具有完全的開放特性，系統(tǒng)提供了微程序控制器和組合邏輯控制器兩種控制器方式， 系統(tǒng)還支持手動方式、聯(lián)機(jī)方式、模擬方式三種工作方式，系統(tǒng)具備完善的尋址方式、指令系統(tǒng)和強(qiáng)大的模擬調(diào)試功能。1.3.2 EDA環(huán)境Xilinx foundation f3.1設(shè)計軟件Xilinx foundation f3.1是Xilinx公司的可編程期間開發(fā)工具，該平臺功能強(qiáng)大，主要用于百萬邏輯門設(shè)計。該系統(tǒng)由設(shè)計入口工具、設(shè)

5、計實(shí)現(xiàn)工具、設(shè)計驗證工具三大部分組成。設(shè)計入口工具用于接收各種圖形或文字的設(shè)計輸入，并最終生成網(wǎng)絡(luò)表文件。設(shè)計實(shí)現(xiàn)工具用于將網(wǎng)絡(luò)表轉(zhuǎn)化為配置比特流，并下載到器件。設(shè)計驗證工具用來對設(shè)計中的邏輯關(guān)系及輸出結(jié)果進(jìn)行檢驗，并分析各個時序限制的滿足情況。COP2000集成調(diào)試軟件COP2000 集成開發(fā)環(huán)境是為COP2000 實(shí)驗儀與PC 機(jī)相連進(jìn)行高層次實(shí)驗的配套軟件，它通過實(shí)驗儀的串行接口和PC 機(jī)的串行接口相連，提供匯編、反匯編、編輯、修改指令、文件傳送、調(diào)試FPGA 實(shí)驗等功能，該軟件在Windows 下運(yùn)行。第2章 詳細(xì)設(shè)計方案2.1 總體方案的設(shè)計與實(shí)現(xiàn)本課設(shè)要求控制信號可以采用外部開關(guān)輸

6、入或用VHDL語言編寫的控制器輸出的控制信號，其他部分可以調(diào)用系統(tǒng)資源庫中的器件；必須用基本的邏輯門實(shí)現(xiàn)，然后封裝。通過設(shè)計和分析，將本次設(shè)計分為五個模塊來實(shí)現(xiàn)。原補(bǔ)轉(zhuǎn)換模塊用于整個過程中的原補(bǔ)轉(zhuǎn)換。如將輸入的原碼轉(zhuǎn)換為補(bǔ)碼。階碼選擇模塊用于選擇結(jié)果的階碼。數(shù)值選擇模塊用于選擇需要移位的數(shù)據(jù)并將其傳送給移位器。數(shù)據(jù)移位模塊用于將需要移位的數(shù)據(jù)進(jìn)行移位并將其傳送給加法器進(jìn)行相加運(yùn)算。超前進(jìn)位加法模塊用于過程的各種計算。例如補(bǔ)碼的相減和數(shù)據(jù)的相加。本次實(shí)驗邏輯層次分明，共分為六個層次，分別完成輸入的原補(bǔ)轉(zhuǎn)換，移位次數(shù)的計算，數(shù)據(jù)選擇，數(shù)據(jù)移位，數(shù)據(jù)相加計算及最后結(jié)果的輸出。其總體設(shè)計框圖如圖2.1

7、所示。數(shù)據(jù)相加補(bǔ)碼轉(zhuǎn)為原碼并輸出兩階碼相減決定移位次數(shù)及結(jié)果階碼原碼輸入并求補(bǔ)碼數(shù)據(jù)選擇數(shù)據(jù)移位圖2.1 浮點(diǎn)數(shù)加法器整體設(shè)計框圖2.2功能模塊的設(shè)計與實(shí)現(xiàn)2.2.1 原補(bǔ)轉(zhuǎn)換模塊的設(shè)計與實(shí)現(xiàn)2.2.1.1 功能描述由于在計算機(jī)內(nèi)部數(shù)據(jù)的存儲以及運(yùn)算是以補(bǔ)碼的方式進(jìn)行，因此首先我們應(yīng)將輸入的原碼轉(zhuǎn)換為補(bǔ)碼。對于正數(shù)（帶符號位）來說，其原碼、補(bǔ)碼一致。對于負(fù)數(shù)（帶符號位）來說，其反碼為符號位不變，其余各位按位取反（即反碼）后末位加1。故對原補(bǔ)轉(zhuǎn)換模塊來說，其功能為將輸入的原碼轉(zhuǎn)化為補(bǔ)碼。其輸入為原始數(shù)據(jù)的原碼，輸出為供以后繼運(yùn)算的補(bǔ)碼。2.2.1.2 電路圖正數(shù)的符號位為0，負(fù)數(shù)的符號位為1，故

8、如將符號位與數(shù)據(jù)位進(jìn)行異或運(yùn)算，即可獲得反碼。而對于正數(shù)原碼、反碼、補(bǔ)碼相同。而負(fù)數(shù)的補(bǔ)碼則為反碼加1，加1操作可由數(shù)據(jù)位的末位與上符號位產(chǎn)生，經(jīng)由與門逐級傳遞進(jìn)位。并且由于正數(shù)的符號位為0，該邏輯對正數(shù)無影響。其電路圖如圖2.2所示。圖2.2 原補(bǔ)轉(zhuǎn)換電路封裝圖如圖2.3所示。圖2.3 原補(bǔ)轉(zhuǎn)換芯片封裝外觀圖2.2.1.3 功能仿真表2.1 原補(bǔ)轉(zhuǎn)換電路測試數(shù)據(jù)輸入數(shù)據(jù)輸出數(shù)據(jù)1,1,0,0,1,1,0,0,測試數(shù)據(jù)如表2.1所示。圖2.4 原補(bǔ)轉(zhuǎn)換電路測試圖仿真圖說明：圖2.4中，紅線所示數(shù)據(jù)輸入為1,，其真實(shí)輸出為1,。藍(lán)線所示數(shù)據(jù)輸入為0,，其真實(shí)輸出為0,。從仿真結(jié)果分析，對于給定的

9、例子，其輸出與預(yù)想的輸出完全一致，說明電路的實(shí)現(xiàn)符合設(shè)計要求。2.2.2 階碼選擇模塊的設(shè)計與實(shí)現(xiàn)2.2.2.1 功能描述對于浮點(diǎn)數(shù)來說，在運(yùn)算時需要進(jìn)行對階操作，然后選擇較大的階碼作為輸出結(jié)果的階碼，并且對階碼較小的數(shù)字的補(bǔ)碼進(jìn)行移位操作。故階碼選擇模塊的輸入與輸出均為階碼的補(bǔ)碼。其功能為對階碼進(jìn)行選擇。2.2.2.2 電路圖在階碼選擇電路中，我們采用了二選一數(shù)據(jù)選擇器。它包括一個控制端S0，兩個數(shù)據(jù)輸入端D0，D1及一個數(shù)據(jù)輸出端O。其真值表如表2.2：表2.2 二選一數(shù)據(jù)選擇器真值表控制端S0輸入端D0輸入端D1輸出端O00X001X11X001X11由真值表可看出。當(dāng)S0為0時，輸出為

10、D0，S0為1時，輸出為D1。故可將兩階碼相減之后產(chǎn)生的符號位作為S0的輸入信號，被減數(shù)的階碼與D0相連，件數(shù)的階碼與D1相連，這樣就可以實(shí)現(xiàn)選擇輸出。其電路圖如圖2.5所示。圖2.5 補(bǔ)碼選擇電路封裝圖如圖2.6所示。圖2.6 補(bǔ)碼選擇電路封裝效果圖2.2.2.3 功能仿真表2.3 補(bǔ)碼選擇電路測試數(shù)據(jù)COIN（相減符號位）輸入階碼1輸入階碼2輸出階碼00110001101101101011001100測試數(shù)據(jù)如表2.3所示。圖2.7 補(bǔ)碼選擇電路測試圖仿真圖說明：圖2.7中，紅線所示數(shù)據(jù)輸入C0IN為1，階碼1為1010，階碼2為1100，其真實(shí)輸出1100。藍(lán)線所示數(shù)據(jù)輸入COIN為0，

11、階碼1為0110，階碼2為0011，其真實(shí)輸出為0110。從仿真結(jié)果分析，對于給定的例子，其輸出與預(yù)想的輸出完全一致，說明電路的實(shí)現(xiàn)符合設(shè)計要求。2.2.3 數(shù)值選擇模塊的設(shè)計與實(shí)現(xiàn)2.2.3.1 功能描述在對階過程結(jié)束后，需要對階碼較小的數(shù)字的補(bǔ)碼進(jìn)行移位操作。這時便需要對輸入的兩個數(shù)據(jù)進(jìn)行選擇，然后再進(jìn)行移位和相加等操作。故數(shù)值選擇模塊的輸入與輸出均為數(shù)值的補(bǔ)碼。其功能為對數(shù)值進(jìn)行選擇和分流輸出。2.2.3.2 電路圖在數(shù)值選擇電路中，我們同樣采用了二選一數(shù)據(jù)選擇器。但此時，輸出由原來的4位更改為了8位，即輸入的兩組數(shù)值均要進(jìn)行輸出。其中，高四位為需要進(jìn)行移位的數(shù)據(jù)，低四位為不需要進(jìn)行移位

12、的數(shù)據(jù)。此時的COIN（與數(shù)據(jù)選擇器的控制端S0相連）仍為兩階碼相減之后產(chǎn)生的符號位。被減數(shù)連至A23-A20，減數(shù)連至A13-A10。其電路圖如圖2.8所示。圖2.8 數(shù)值選擇器電路圖封裝圖如圖2.9所示。圖2.9 數(shù)值選擇電路封裝效果圖2.2.3.3 功能仿真表2.4 數(shù)據(jù)選擇電路測試數(shù)據(jù)COIN（相減符號位）輸入數(shù)值1輸入數(shù)值2輸出數(shù)值0011000110110,00111101011001100,1010測試數(shù)據(jù)如表2.4所示。圖2.10 數(shù)值選擇電路測試圖仿真圖說明：圖2.10中，紅線所示數(shù)據(jù)輸入C0IN為1，數(shù)值1為1010，數(shù)值2為1100，其真實(shí)輸出。藍(lán)線所示數(shù)據(jù)輸入COIN為

13、0，數(shù)值1為0110，數(shù)值2為0011，其真實(shí)輸出為。從仿真結(jié)果分析，對于給定的例子，其輸出與預(yù)想的輸出完全一致，說明電路的實(shí)現(xiàn)符合設(shè)計要求。2.2.4 數(shù)據(jù)移位模塊的設(shè)計與實(shí)現(xiàn)2.2.4.1 功能描述經(jīng)過對階過程與數(shù)據(jù)選擇過程后，我們得到了移位的次數(shù)和待移位的數(shù)據(jù)，接下來則需要用數(shù)據(jù)移位模塊對數(shù)據(jù)進(jìn)行移位操作。故數(shù)據(jù)移位模塊的輸入為待移位的數(shù)據(jù)（補(bǔ)碼）與移位次數(shù)（原碼），輸出為移位后的數(shù)據(jù)（補(bǔ)碼）。其功能為對數(shù)據(jù)進(jìn)行移位和輸出。2.2.4.2 電路圖根據(jù)計算機(jī)中數(shù)據(jù)存儲的特點(diǎn)可知S2，S1，S0的位權(quán)分別為4,2,1。即若S2為1，數(shù)據(jù)需右移四位，S1為1，數(shù)據(jù)需右移兩位，S0為1，數(shù)據(jù)需右

14、移一位。另根據(jù)數(shù)據(jù)補(bǔ)位的原則可知，如原數(shù)據(jù)為正數(shù)則補(bǔ)0，為負(fù)數(shù)則補(bǔ)1。故當(dāng)S0為控制信號時，可在相鄰兩位間用二選一數(shù)據(jù)選擇器相連，當(dāng)S0為1時輸出高位，S0為0時輸出低位。本級的輸出用以作為當(dāng)S1為控制信號時的輸入。當(dāng)S1為控制信號時，每隔一位進(jìn)行選擇。同理S2為控制信號時，每隔三位進(jìn)行選擇。而對于補(bǔ)位來說，則由符號位與數(shù)據(jù)位進(jìn)行數(shù)據(jù)選擇得到。S0為控制信號時符號位僅與最高位相與，S1為控制信號時符號位與最高兩位相與，S3時則為最高四位。S0作為控制信號時的輸出為S1作為控制信號時的輸入，S1為控制信號的輸出為S2是控制信號時的輸出。最后的輸出僅有數(shù)據(jù)位，不含符號位。其電路如圖2.11所示。圖

15、2.11 數(shù)據(jù)移位器電路圖封裝圖如圖2.12所示。圖2.12 數(shù)值移位電路封裝效果圖2.2.4.3 功能仿真表2.5 數(shù)據(jù)移位電路測試數(shù)據(jù)移位次數(shù)S2-S0輸入數(shù)值C,A10-A0輸出數(shù)值B10-B00100,1011,測試數(shù)據(jù)如表2.5所示。圖2.13 數(shù)據(jù)移位電路測試圖仿真圖說明：圖2.13中，紅線所示數(shù)據(jù)，輸入S2,S1,S0為010，數(shù)值為0,，其真實(shí)輸出為。對于藍(lán)線所示數(shù)據(jù)，輸入S2,S1,S0為101，數(shù)值為1,，其真實(shí)輸出為。從仿真結(jié)果分析，對于給定的例子，其輸出與預(yù)想的輸出完全一致，說明電路的實(shí)現(xiàn)符合設(shè)計要求。2.2.5 加法模塊的設(shè)計與實(shí)現(xiàn)2.2.5.1 功能描述在上述模塊全

16、部運(yùn)行結(jié)束后，需要將得到的移位過的數(shù)據(jù)進(jìn)行相加得到最終的結(jié)果。故加法模塊的輸入為數(shù)據(jù)移位器輸出的一組移位后的數(shù)據(jù)已經(jīng)數(shù)據(jù)選擇器輸出的一組不移位的數(shù)據(jù)。輸出為相加之后的數(shù)據(jù)。其功能是實(shí)現(xiàn)兩個數(shù)的超前進(jìn)位加法運(yùn)算。2.2.5.2 電路圖設(shè)二進(jìn)制加法器第i位為Ai，Bi，輸出為Si，進(jìn)位輸入為Ci，進(jìn)位輸出為Ci+1，則有：Si=AiBiCi，Ci+1=Ai*Bi+Ai*Ci+ Bi*Ci=Ai *Bi+（Ai+Bi）*Ci。令Gi=Ai*Bi,Pi= Ai+Bi，則Ci+1= Gi+ Pi*Ci當(dāng)Ai和Bi都為1時，Gi=1，產(chǎn)生進(jìn)位Ci+1=1。當(dāng)Ai和Bi有一個為1時，Pi= 1，傳遞進(jìn)位Ci

17、+1= Ci。因此Gi定義為進(jìn)位產(chǎn)生信號，Pi定義為進(jìn)位傳遞信號。Gi的優(yōu)先級比Pi高，也就是說：當(dāng)Gi = 1時無條件產(chǎn)生進(jìn)位，而不管Ci是多少；當(dāng)Gi=0而Pi=1時，進(jìn)位輸出為Ci,跟Ci之前的邏輯有關(guān)。設(shè)4位加數(shù)和被加數(shù)為A和B，進(jìn)位輸入為Cin,進(jìn)位輸出為Cout,對于第i位的進(jìn)位產(chǎn)生Gi=Ai·Bi ,進(jìn)位傳遞Pi=Ai+Bi，i=0,1,2,3于是對于各級進(jìn)位輸出，遞歸的展開Ci有：C0=CinC1=G0+P0·C0C2=G1+P1·C1=G1+P1·G0+P1·P0·C0C3=G2+P2·C2=G2+P2&#

18、183;G1+P2·P1·G0+P2·P1·P0·C0C4=G3+P3·C3=G3+P3·G2+P3·P2·G1+P3·P2·P1·G0+P3·P2·P1·P0·C0Cout=C4由此可以看出，各級的進(jìn)位彼此獨(dú)立產(chǎn)生，只與輸入數(shù)據(jù)和Cin有關(guān)，將各級間的進(jìn)位級聯(lián)傳播給去掉了，因此減小了進(jìn)位產(chǎn)生的延遲。故其電路圖如圖2.14所示。圖2.14 4位超前進(jìn)位加法器電路圖封裝圖如圖2.15所示。圖2.15 4位超前進(jìn)位加法器封裝效果圖2.2.5

19、.3 功能仿真表2.6 加法電路測試數(shù)據(jù)上級進(jìn)位C0輸入數(shù)值A(chǔ)3-A0輸入數(shù)值B3-B0輸出數(shù)據(jù)01011010011111010110011111測試數(shù)據(jù)如表2.6所示。圖2.16 加法電路測試圖仿真圖說明：圖2.16中，紅線所示數(shù)據(jù)，輸入C0為1，數(shù)值A(chǔ)3-A0為0101，B3-B0為1001，其真實(shí)輸出為1111。對于藍(lán)線所示數(shù)據(jù)，輸入C0為1為0，數(shù)值A(chǔ)3-A0為1011，B3-B0為1001，其真實(shí)輸出為1111。從仿真結(jié)果分析，對于給定的例子，其輸出與預(yù)想的輸出完全一致，說明電路的實(shí)現(xiàn)符合設(shè)計要求。2.3 總電路仿真測試仿真測試試主要驗證設(shè)計電路邏輯功能、時序的正確性，本次設(shè)計為浮

20、點(diǎn)數(shù)加法器，設(shè)計完成主要采用功能仿真方法對設(shè)計的電路進(jìn)行仿真從而驗證其電路功能的正確性。（1）建立仿真波形文件及仿真信號選擇功能仿真時，首先建立仿真波形文件，數(shù)據(jù)輸入AJ3-AJ0、AS11-AS0、BJ3BJ0、BS11-BS0，結(jié)果輸出為OJ3-OJ1、OS11-OS0。（2）功能仿真結(jié)果與分析圖2.17 總電路仿真波形圖2.18 總電路輸出結(jié)果仿真圖說明：如圖2.17、2.18從波形可以清楚的看出輸入和輸出結(jié)果，在本次測試中輸入的兩個數(shù)為分別為0,010,0,與1,011,1,。從圖2.17、2.18可以看到輸出結(jié)果為0,010,0,，經(jīng)過對比正確無誤，即說明總的電路設(shè)計成功，符合課設(shè)題

21、目的基本要求。第3章 編程下載與硬件測試3.1 編程下載在編譯完成后，利用COP2000仿真軟件的編程下載功能，將得到的zyks.bit文件下載到XCV200實(shí)驗板的XCV200可編程邏輯芯片中。3.2 硬件測試及結(jié)果分析利用XCV200實(shí)驗板進(jìn)行硬件功能測試。浮點(diǎn)數(shù)加法器的全部輸入數(shù)據(jù)通過XCV200實(shí)驗板的輸入開關(guān)實(shí)現(xiàn)，輸出數(shù)據(jù)通過XCV200實(shí)驗板的LED指示燈實(shí)現(xiàn)，其對應(yīng)關(guān)系如表3.1所示。 表3.1 XCV200實(shí)驗板信號對應(yīng)關(guān)系引腳信號名稱XCV200實(shí)驗板引腳名稱XCV200實(shí)驗板引腳號AJ3P33K4:7AJ2P34K4:6AJ1P35K4:5AJ0P36K4:4AS11P38

22、K4:3AS10P39K4:2AS9P40K4:1AS8P41K4:0AS7P53K3:7AS6P55K3:6AS5P54K3:5AS4P53K3:4AS3P50K3:3AS2P49K3:2AS1P48K3:1AS0P47K3:0BJ3P63K2:7BJ2P64K2:6BJ1P65K2:5BJ0P66K2:4BS11P70K2:3BS10P71K2:2BS9P72K2:1BS8P73K2:0BS7P79K1:7BS6P80K1:6BS5P81K1:5BS4P82K1:4BS3P84K1:3BS2P85K1:2BS1P86K1:1BS0P87K1:0OJ3P78B7OJ2P93B6OJ1P99B5OJ0P107B4OS11P108B3OS10P109B2OS9P124B1OS8P125B0OS7P147A7OS6P152A6OS5P178A5OS4P184A4OS3P185A3OS2P203A2OS1P111A1OS0P110A0利用表2.2中的輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個測試輸出結(jié)果，即用XCV200實(shí)驗板的開關(guān)組K4、K3、K2、K1輸入數(shù)據(jù)，同時觀察LED指示燈顯示結(jié)果，得到如圖3.1所示的硬件測試結(jié)果。圖3.1 硬件測試結(jié)果圖 參考文獻(xiàn)1 曹昕燕. EDA技術(shù)實(shí)驗與課程設(shè)計M.北京：清華大學(xué)出版社，20062 唐朔