1、從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn)從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn)復(fù)雜數(shù)字邏輯系統(tǒng)的復(fù)雜數(shù)字邏輯系統(tǒng)的Verilog HDLVerilog HDL設(shè)計(jì)方法簡介設(shè)計(jì)方法簡介數(shù)字信號處理、計(jì)算、程序數(shù)字信號處理、計(jì)算、程序 算法和硬線邏輯的基本概念算法和硬線邏輯的基本概念 數(shù)字信號處理 計(jì)算（Computing） 算法和數(shù)據(jù)結(jié)構(gòu) 編程語言和程序 體系結(jié)構(gòu) 硬線邏輯 數(shù)字信號處理的基本概念數(shù)字信號處理的基本概念 現(xiàn)代電子系統(tǒng)設(shè)備中廣泛使用了數(shù)字信號處理 專用集成電路。 用于數(shù)字信號傳輸中所必需的濾波、變換、加密、解密、編碼、解碼、糾檢錯、壓縮、解壓縮等操作。 處理工作從本質(zhì)上說都是數(shù)學(xué)運(yùn)算。 完全可以用計(jì)算機(jī)或微

2、處理器來完成處理工作。計(jì)算（計(jì)算（Computing）的基本概念的基本概念 “Computing 這門學(xué)問研究怎樣系統(tǒng)地有步驟地描述和轉(zhuǎn)換信息，實(shí)質(zhì)上它是一門覆蓋了多個(gè)知識和技術(shù)范疇的學(xué)問，其中包括了計(jì)算的理論、分析、設(shè)計(jì)、效率和應(yīng)用。它提出的最基本的問題是什么樣的工作能自動完成，什么樣的不能?！保ㄕ訢enning et al., “Computing as a Discipline,” Communication of ACM, January,1989）。算法和數(shù)據(jù)結(jié)構(gòu)的基本概念算法和數(shù)據(jù)結(jié)構(gòu)的基本概念 算法就是解決特定問題的有序步驟。 數(shù)據(jù)結(jié)構(gòu)就是解決特定問題的相應(yīng)的模型。 編程語言和

3、程序的基本概念編程語言和程序的基本概念 編程語言：編程語言： 程序員利用一種由專家設(shè)計(jì)的既可以被人理解，也可以被計(jì)算機(jī)解釋的語言來表示算法問題的求解過程。這種語言就是編程語言。 程序：程序：由編程語言所表達(dá)的算法問題的求解過程就是。 常用的編程語言：常用的編程語言：C、Pascal、Fortran、Basic或匯編語言。 計(jì)算機(jī)體系結(jié)構(gòu)和硬線邏輯計(jì)算機(jī)體系結(jié)構(gòu)和硬線邏輯的基本概念的基本概念 計(jì)算機(jī)體統(tǒng)結(jié)構(gòu)：計(jì)算機(jī)體統(tǒng)結(jié)構(gòu)：是一門討論和研究通用的計(jì)算機(jī)中央處理器如何提高運(yùn)算速度性能的學(xué)問。 硬線邏輯：硬線邏輯： 由與門、或門、非門、觸發(fā)器、多路器等基本邏輯部件造成的邏輯系統(tǒng)。 數(shù)字信號處理系統(tǒng)的

4、分類數(shù)字信號處理系統(tǒng)的分類 非實(shí)時(shí)系統(tǒng)非實(shí)時(shí)系統(tǒng)： 信號處理的工作是可以事后進(jìn)行。 實(shí)時(shí)系統(tǒng)實(shí)時(shí)系統(tǒng)： 信號處理的工作必須在規(guī)定的很短的時(shí)間內(nèi)完成。 數(shù)字信號處理系統(tǒng)的實(shí)現(xiàn)數(shù)字信號處理系統(tǒng)的實(shí)現(xiàn) 非實(shí)時(shí)系統(tǒng)非實(shí)時(shí)系統(tǒng)： 通用的計(jì)算機(jī)和利用通用計(jì)算機(jī)改裝的設(shè)備，主要工作量是編寫 “C” 程序。 實(shí)時(shí)系統(tǒng)實(shí)時(shí)系統(tǒng)： 信號處理專用的微處理器為核心的設(shè)備，主要工作量是編寫匯編程序。 實(shí)時(shí)數(shù)字信號實(shí)時(shí)數(shù)字信號處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn)處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn) 1) 算法問題。2) 電路實(shí)現(xiàn)問題： 如果由最快的信號處理專用的微處理器為核心的設(shè)備也來不及處理如此大量的數(shù)據(jù)怎么辦呢？ 實(shí)時(shí)數(shù)字信號實(shí)時(shí)數(shù)

5、字信號處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn)處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn)和解決辦法和解決辦法 1) 算法問題。研究并行快速算法。2) 電路實(shí)現(xiàn)問題： 設(shè)計(jì)并研制具有并行結(jié)構(gòu)的數(shù)字和計(jì)算邏輯結(jié)構(gòu)。 實(shí)時(shí)數(shù)字信號實(shí)時(shí)數(shù)字信號處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn)處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn)和解決辦法和解決辦法 電路實(shí)現(xiàn)的兩個(gè)方向： FPGA專用集成電路 實(shí)時(shí)數(shù)字信號實(shí)時(shí)數(shù)字信號處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn)處理系統(tǒng)實(shí)現(xiàn)中存在的技術(shù)難點(diǎn)和解決辦法和解決辦法 用于信號處理的 FPGA 和專用集成 電路（ASIC）設(shè)計(jì)的方法： Verilog HDL建模、仿真、綜合和全面驗(yàn)證。 復(fù)雜數(shù)字邏輯系統(tǒng)的復(fù)雜數(shù)字邏輯系統(tǒng)的Veril

6、og HDLVerilog HDL設(shè)計(jì)方法簡介設(shè)計(jì)方法簡介？ 嵌入式微處理機(jī)系統(tǒng)嵌入式微處理機(jī)系統(tǒng) 數(shù)字信號處理系統(tǒng)數(shù)字信號處理系統(tǒng) 高速并行計(jì)算邏輯高速并行計(jì)算邏輯 高速通信協(xié)議電路高速通信協(xié)議電路 高速編碼高速編碼/解碼、加密解碼、加密/解密電路解密電路 復(fù)雜的多功能智能接口復(fù)雜的多功能智能接口 門邏輯總數(shù)超過幾萬門達(dá)到幾百甚至達(dá)幾千門邏輯總數(shù)超過幾萬門達(dá)到幾百甚至達(dá)幾千 萬門的數(shù)字系統(tǒng)萬門的數(shù)字系統(tǒng) 怎樣設(shè)計(jì)如此復(fù)雜的系統(tǒng)？Top-Down 設(shè)計(jì)思想 系 統(tǒng) 級 設(shè) 計(jì)模 塊 模 塊 模 塊 模 塊 模 塊模 塊 模 塊 C 模 塊 模 塊 模 塊？ VHDL VITAL 系統(tǒng)級 算法級

7、 寄存器傳輸級 邏輯門級 開關(guān)電路級 行為級 的抽象 VerilogHDL 與 VHDL 建 模 能 力 的 比 較 Verilogabsloutabslout這個(gè)行為的描述并沒有說明如果輸入 a 或 b是三態(tài)的（高阻時(shí)）輸出應(yīng)該是什么，但有具體結(jié)構(gòu)的真實(shí)電路是有一定的輸出的。RTL模塊的數(shù)據(jù)流動必須基于時(shí)鐘。RTL模塊在每個(gè)時(shí)鐘的沿時(shí)刻，其變量的值必定是精確的。RTL模塊是可綜合的，它是行為模塊的一個(gè)子集合。outabslselbselanslVerilog HDL入門 Verilog HDL模塊的測試include myadder.vmodule t; wire 8:0 sumout; r

8、eg 7:0 ain, bin; reg clk; initial begin rst = 1；clk = 0; ain = 0; bin=3; #70 rst=0； # 70 rst = 1；end always #50 clk = clk; always (posedge clk) begin ain = ain + 2; bin = bin +5; endVerilog HDL測試 由于 t 模塊中Verilog HDL語句的功能 可以對myadder 模塊進(jìn)行測試 myadder 模塊輸入了必須的信號： rst，clk，ain，bin 觀測該模塊的輸出：sumout 看一看它是否符合設(shè)

9、計(jì)要求。 有關(guān)Verilog HDL的幾個(gè)重要基本概念 1)1) 綜合：綜合： 通過工具把用Verilog HDL描述的模塊自動轉(zhuǎn)換為用門級電路網(wǎng)表表示的模塊的過程。2)2) 寄存器傳輸級寄存器傳輸級Verilog Verilog HDLHDL模塊：模塊：也可稱為RTL （Verilog） HDL模塊。它是符合特定標(biāo)準(zhǔn)和風(fēng)格的描述狀態(tài)轉(zhuǎn)移和變化的 Verilog HDL模塊。能用綜合器把它轉(zhuǎn)換為門級邏輯。 有關(guān)Verilog HDL的幾個(gè)重要基本概念 3)3)VerilogVerilog HDL HDL測試模塊測試模塊： 用Verilog HDL描述的模塊，可以用來產(chǎn)生測試信號序列并可以接收被

10、測試模塊的信號，用于驗(yàn)證所設(shè)計(jì)的模塊是否能正常運(yùn)行，往往不可綜合成具體門級電路。 4)4)VerilogVerilog HDL HDL頂層（測試）模塊頂層（測試）模塊： 同上。 有關(guān)Verilog HDL的幾個(gè)重要基本概念 5)5) 布局布線布局布線： 把用綜合器自動生成的門級網(wǎng)表（EDIF）通過運(yùn)行一個(gè)自動操作的布局布線工具，使其與具體的某種FPGA或某種ASIC工藝庫器件對應(yīng)起來，并加以連接的過程。 6)6) VerilogVerilog HDL HDL后仿真測試模塊后仿真測試模塊： 同3）、4），但被測試的模塊至少是一個(gè)門級描述的或用具體FPGA(ASIC)庫器件(帶時(shí)間延遲信息)描述的

11、結(jié)構(gòu)型Verilog HDL 模塊。 Verilog 模塊由兩部分組成：端口信息和內(nèi)部功能。模塊由兩部分組成：端口信息和內(nèi)部功能。 module block1(a, b, c, d, e); input a, b, c; output d, e; assign d = a | ( b & c) ; assign e = ( b & c ); endmoduleabcdeVerilog HDL模塊的結(jié)構(gòu)abcdeabcedVerilog HDL模塊中的邏輯表示abcde并行和順序邏輯關(guān)系的表示aout2BUFFbINVout1dout2AND2i1clkout1D QDFFclkDFFcD QD

12、 QabDFF clkDFFcD Qab兩種不同的賦值語句區(qū)別要點(diǎn)。 - - - - 設(shè)計(jì)項(xiàng)目舉例：設(shè)計(jì)項(xiàng)目舉例： - myproject - 可綜合部分可綜合部分 （我們想要設(shè)計(jì)的邏輯電路部分）：（我們想要設(shè)計(jì)的邏輯電路部分）： - mk_1.v, mk_2.v, mk_3.v, .mk_8.v - mk_11.v, mk_12.v , mk_13.v. - mk_21.v, mk_22.v, mk_23.v . - . - mk_81.v, mk_82.v, mk_83.v . 。 (續(xù)上頁）續(xù)上頁） else begin # (5 * timeslice) read = 1; # (timeslice) read = 0; end always (posedge ack) begin DataToRam = DataToRam + 2; addr = addr + 1; endendmodule 。信號模塊信號模塊 xh1( .clock( clk),