1、數(shù)字電路復(fù)習(xí)提要數(shù)字電路復(fù)習(xí)提要康華光教材第六版康華光教材第六版2016.6湖北民族學(xué)院信息工程學(xué)院湖北民族學(xué)院信息工程學(xué)院楊慶楊慶1 數(shù)字邏輯概論例題例題練習(xí)題練習(xí)題1 填空題填空題1）43D=（101011 ）B=（ 53 ）O=（ 2B ）H=（ 0100 0011）BCD2）127D=（1111111 ）B=（ 177 ）O=（ 7F ）H=（ 0001 0010 0111 ）BCD 3）邏輯函數(shù)的表示方法有）邏輯函數(shù)的表示方法有（ 真值表），（真值表），（ 邏輯函數(shù)表達式邏輯函數(shù)表達式 ），（），（ 邏輯圖邏輯圖 ），），（波形圖），（卡諾圖），（波形圖），（卡諾圖），（HDL語言描

2、述）語言描述）等六種。等六種。4）基本邏輯運算有）基本邏輯運算有（ 與與 ），（），（ 或或 ），（），（ 非非 ）三種。三種。5）將）將1225個個“1”異或起來得到的結(jié)果是異或起來得到的結(jié)果是（ 1 ）。2 選擇題選擇題1）函數(shù)）函數(shù)F=AB+BC，使，使F=1的輸入的輸入ABC組合為組合為( D )AABC=000 BABC=010 CABC=101 DABC=110 2）已知某電路的真值表如下，該電路的邏輯表達式為）已知某電路的真值表如下，該電路的邏輯表達式為( B )。 a ) Y=C; b) Y=AB+C; c) Y=ABC; d) Y=BC+C.2.邏輯代數(shù)與硬件描述語言基礎(chǔ)邏輯

3、代數(shù)與硬件描述語言基礎(chǔ)例題例題1.試證明試證明1.試證明試證明2.1）解：解：例題例題 用卡諾圖化簡邏輯函數(shù)用卡諾圖化簡邏輯函數(shù)解：解：卡諾圖如圖所示卡諾圖如圖所示本章練習(xí)題本章練習(xí)題2 單項選擇題：1. 函數(shù)F(A,B,C)=AB+BC+AC的最小項表達式為( B ) 。AF(A,B,C)=m（0，2，4） B. (A,B,C)=m（3，5，6，7）CF(A,B,C)=m（0，2，3，4） D. F(A,B,C)=m（2，4，6，7）F1. 已知某函數(shù)F=AC+BD，該函數(shù)的反函數(shù)=（ ）。 1填空題F=2. 已知某函數(shù)DCBDABL寫出其最小項表達式L=3 化簡下列邏輯函數(shù)用代數(shù)法化簡邏輯

4、函數(shù)用卡諾圖法化簡邏輯函數(shù)m(2,6,7)A+BC3. 邏輯門電路邏輯門電路練習(xí)題練習(xí)題1.填空題填空題1）數(shù)字邏輯變量可以取的值為）數(shù)字邏輯變量可以取的值為 0 和和 1 。晶。晶體管在數(shù)字電路中工作在體管在數(shù)字電路中工作在 導(dǎo)通導(dǎo)通 和和 斷開斷開 狀態(tài)。狀態(tài)。2）電路如圖所示，該電路是一個）電路如圖所示，該電路是一個 三輸入端或非們?nèi)斎攵嘶蚍莻儯∟并并P串串 ，上串下并，上并下串），上串下并，上并下串）電路。電路。3）三態(tài)門電路的輸出有高電平、低電平和（）三態(tài)門電路的輸出有高電平、低電平和（ 高阻態(tài)高阻態(tài)）3種狀態(tài)。種狀態(tài)。 4）TTL與非門多余的輸入端應(yīng)接與非門多余的輸入端應(yīng)接 高電

5、平高電平 。 或非門或非門多余輸入端應(yīng)接多余輸入端應(yīng)接 地地 。3. 電路如圖電路如圖3.7.1所示，試用或非門實現(xiàn)所示，試用或非門實現(xiàn)4.4.組合邏輯電路組合邏輯電路如何消除？如何消除？ACBCBAL將邏輯表達式改為：將邏輯表達式改為：即可消除競爭冒險即可消除競爭冒險例題例題6 設(shè)計一個一位數(shù)值比較器設(shè)計一個一位數(shù)值比較器輸入：兩個一位二進制數(shù)輸入：兩個一位二進制數(shù) A、B。 輸出：輸出： FBA=1，表示，表示A大于大于BFBABA=FBAABBA+=FBA=一位數(shù)值比較器真值表一位數(shù)值比較器真值表10011001010101010000FA=BFABBA輸輸 出出輸輸 入入練習(xí)題練習(xí)題1

6、 填空題填空題1）如果對鍵盤上108個符號進行二進制編碼，則至少要（ 7 ）位二進制數(shù)碼。2）74LS138是3線8線譯碼器，譯碼為輸出低電平有效，若輸入為A2A1A0=110時，輸出 應(yīng)為（ 1011111 ）。 3）兩二進制數(shù)相加時，不考慮低位的進位信號是 半半 加器。4）不僅考慮兩個_加數(shù)本身_相加，而且還考慮來自 低位低位 相加的運算電路，稱為全加器。01234567YYYYYYYY2 選擇題選擇題1）8線3線優(yōu)先編碼器的輸入為I0I7 ，當(dāng)優(yōu)先級別最高的I7有效時，其輸出012YYYA111 B. 010 C. 000 D. 101的值是（ A ）。2）已知74LS138譯碼器的輸入

7、三個使能端（E1=1， E2A = E2B=0）時，地址碼A2A1A0=011，則輸出 Y7 Y0是( C ) 。 A. 11111101 B. 10111111 C. 11110111 D. 111111113）十六路數(shù)據(jù)選擇器的地址輸入（選擇控制）端有（ C ）個。 A16 B.2 C.4 D.83.分析及設(shè)計題分析及設(shè)計題STAY7Y5Y6Y4Y3Y2Y1Y0STCSTBA0A1A274LS1381）試用3線8線譯碼器74LS138和門電路實現(xiàn)下列函數(shù)。 CAABCBAZ),(2) 要求用與非門設(shè)計一個三人表決用的組合邏輯電路圖，只要有2票或3票同意，表決就通過（要求有完整的設(shè)計過程等）

8、。3）練習(xí)4.1.14）練習(xí)4.2.65）練習(xí)4.4.86）練習(xí)4.4.217）練習(xí)4.4.278）練習(xí)4.4.34要求用與非門5.鎖存器與觸發(fā)器鎖存器與觸發(fā)器練習(xí)題練習(xí)題1. 填空題填空題1）TTL集成JK觸發(fā)器正常工作時，其 和 端應(yīng)接（ 高 ）電平。 2）一個 D觸發(fā)器有 2 個穩(wěn)態(tài)，它可存儲 一 位二進制數(shù)。3) 鎖存器是對脈沖 電平 敏感的存儲電路，觸發(fā)器是對脈沖 邊沿 敏感的存儲電路。4）T觸發(fā)器的特性方程為：5）JK觸發(fā)器當(dāng)J=K=1時，構(gòu)成 T 觸發(fā)器。dRdS2.選擇題選擇題nnnQTQTQ1nn1nQBQAQ1）已知某觸發(fā)的特性表如下（A、B為觸發(fā)器的輸入）其輸出信號的邏輯

9、表達式為( )。ABQn+1說明00Qn保持010置0101置111Qn翻轉(zhuǎn)a Qn+1 A ； b. c. d. Qn+1 B2）以下單元電路中，具有“記憶”功能的單元電路是：（ B ）A、運算放大器； B、觸發(fā)器；C、TTL門電路； D、譯碼器；nn1nQAQAQ3.綜合1）練習(xí)5.2.52）練習(xí)5.2.63）練習(xí)5.5.66.時序邏輯電路時序邏輯電路例題6.2練習(xí)題練習(xí)題1.填空題填空題1）兩片中規(guī)模集成電路10進制計數(shù)器串聯(lián)后，最大計數(shù)容量為（ 100 ）位。2）某計數(shù)器的輸出波形如圖1所示，該計數(shù)器是（ 六 ）進制計數(shù)器。 3）計數(shù)器按CP脈沖的輸入方式可分為同步計數(shù)器和異步計數(shù)器。

10、 4）n個觸發(fā)器組成的計數(shù)器最多可以組成 2n 進制的計數(shù)器。 2.選擇題選擇題1）某計數(shù)器的狀態(tài)轉(zhuǎn)換圖如下，其計數(shù)的容量( B )A 八 B. 五 C. 四 D. 三000001010011100101110111 2）有一個左移移位寄存器，當(dāng)預(yù)先置入1011后，其串行輸入固定接0，在4個移位脈沖CP作用下，四位數(shù)據(jù)的移位過程是（ A ）。 A. 1011-0110-1100-1000-0000 B. 1011-0101-0010-0001-0000 C. 1011-1100-1101-1110-1111 D. 1011-1010-1001-1000-01111）如圖（a）所示邏輯電路，已知

11、CP為連續(xù)脈沖，如圖（b） 所示，試畫出Q1，Q2的波形。3. 綜合題綜合題2）試分析圖中所示計數(shù)器電路。（1）寫出驅(qū)動方程和狀態(tài)方程；（2）假設(shè)初始狀態(tài)Q2Q1Q0=000，試畫出狀態(tài)轉(zhuǎn)換圖，并判斷它是幾進制計數(shù)器；（3）判斷能否自啟動。3）二進制加法計數(shù)器從0 計到十進制數(shù)12時，需要個 4 觸發(fā)器構(gòu)成，它有 3 個無效狀態(tài)。 A、4； B、3； C、8； D、163）練習(xí)6.2.44）練習(xí)6.2.85）練習(xí)6.5.136）練習(xí)6.5.157）練習(xí)6.5.167.半導(dǎo)體存儲器半導(dǎo)體存儲器練習(xí)題練習(xí)題1.填空題填空題1）將一個包含有32768個基本存儲單元的存儲電路設(shè)計16位為一個字節(jié)的RO

12、M。該ROM有（ 11 ）根地址線，有（ 16 ）根數(shù)據(jù)讀出線。2） 最高地址= 。最高地址= 。1）隨機存取存儲器具有( A )功能。A.讀/寫 B.無讀/寫 C.只讀 D.只寫2.選擇題選擇題3. 只讀存儲器一般可分為ROM, PROM和 EPROM三種。8.CPLD與與FPGA練習(xí)題：練習(xí)題：1）CPLD主要由 ，可編程內(nèi)部連線和 組成。2）FPGA主要由可編程 ，可編程 和可編程 組成。3） FPGA是用 查找表 實現(xiàn)邏輯函數(shù)。編程基于 SRAM 。4）CPLD用可編程 實現(xiàn)邏輯函數(shù)。編程基于 或快閃存儲器。9.脈沖波形的變換與產(chǎn)生脈沖波形的變換與產(chǎn)生練習(xí)題練習(xí)題1. 填空題：填空題：

13、 1)施密特觸發(fā)器有（ ）個穩(wěn)定狀態(tài).，多諧振蕩器有（ 0 ）個穩(wěn)定狀態(tài)。 2)由555定時器構(gòu)成的三種電路中，（ 單穩(wěn)態(tài)觸發(fā)器）和（ 施密特觸發(fā)器 ）是脈沖的整形電路。3)若將一個正弦波電壓信號轉(zhuǎn)換成同一頻率的矩形波，應(yīng)采用 施密特觸發(fā)器 電路。 4)門電路構(gòu)成的單穩(wěn)態(tài)觸發(fā)器的脈沖寬度tw= 0.7RC ；555定時器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器脈沖寬度tw= 1.1RC 。1）用555定時器組成的三種應(yīng)用電路如下圖所示，其中圖（a）對應(yīng)電路名稱是 ，圖（b）對應(yīng)電路名稱是 ，圖（c）對應(yīng)電路名稱是 . 施密特觸發(fā)器 ；單穩(wěn)態(tài)觸發(fā)器 ；多諧振蕩器。2. 選擇題：選擇題： 1）用5G555接成的多諧振蕩器如圖所示。若電路參數(shù)為 R1= R2 = 5.1K C= 0.01F Vcc=