1、第1頁(yè)（不含草稿紙部分共 12 頁(yè)）20XXXX20XXXX 學(xué)年度第學(xué)年度第 X X）學(xué)期期末考試試卷）學(xué)期期末考試試卷PGA殳計(jì)（）卷（）卷考試時(shí)間考試時(shí)間:100:100 分鐘分鐘1.在VHDL語(yǔ)言中，下列對(duì)進(jìn)程（PROCESS）語(yǔ)句的語(yǔ)句結(jié)構(gòu)及語(yǔ)法規(guī)則的描述中，不正確的是_C C_.A.PROCESS為一無(wú)限循環(huán)語(yǔ)句；敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)。B.敏感信號(hào)參數(shù)表中，不一定要列出進(jìn)程中使用的所有輸入信號(hào)；C. 進(jìn)程由說(shuō)明部分、結(jié)構(gòu)體部分、和敏感信號(hào)三部分組成； （進(jìn)程由聲明語(yǔ)句、順序語(yǔ)句、敏感信號(hào)列表組成）D.當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程。2.

2、在一個(gè)VHDL設(shè)計(jì)中idata是一個(gè)信號(hào)，數(shù)據(jù)類型為integer,數(shù)據(jù)范圍Oto127,下面哪個(gè)賦值語(yǔ)句是正確的_C C_。（信號(hào)賦值符號(hào)=）A.idata:=32;B.idata二16#A0#;（十進(jìn)制數(shù)為：10木16二160，idata范圍為0127）C.idata二16#7#E1;（十進(jìn)制數(shù)為：7*16八1二112）D.idata：=B#1O1O#;3.大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是_C C_。裝!訂I線I考生答!題不得I超過(guò)此!糾考試形式：閉卷考試形式：閉卷院（系）別、班級(jí)：院（系）別、班級(jí)：姓名：姓名：（20分）題目題目

3、一一二二三三四四五五六六七七八八總分總分標(biāo)準(zhǔn)分?jǐn)?shù)標(biāo)準(zhǔn)分?jǐn)?shù)20203030202010102020100100實(shí)得分?jǐn)?shù)實(shí)得分?jǐn)?shù)評(píng)卷人評(píng)卷人科目：（試題區(qū)必須區(qū)同時(shí)交回，含試題紙、草稿紙的不能分拆）項(xiàng)選擇題：試題區(qū)試題區(qū): :與答題答題紙、裝訂試卷一、單學(xué)號(hào)：學(xué)號(hào)：電子與電子與信息學(xué)院信息學(xué)院 20XX.X20XX.X考試試卷（考試試卷（含答題紙、試題紙、草稿紙的裝訂試卷不能分拆（完整）FPGA試卷+答案+超詳細(xì)解答第2頁(yè)（不含草稿紙部分共 12 頁(yè)）A.FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件;（FPGA芯片基于查找表查找表的可編程邏輯結(jié)構(gòu)）B.FPGA是全稱為復(fù)雜可編程邏輯器件；（FPGA現(xiàn)場(chǎng)

4、可編程邏輯門(mén)陣列，CPLD才是復(fù)雜可編程邏輯器件）C.基于SRAM的FPGA器件,在每次上電后必須進(jìn)行一次配置；D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu).（MAX7000系列屬CPLD結(jié)構(gòu)）4進(jìn)程中的變量賦值語(yǔ)句，其變量更新是_A A_。（變量（variable）是立即完成的，信號(hào)（signal）有延時(shí)）A.立即完成;B.按順序完成；C.在進(jìn)程的最后完成；D。都不對(duì)。5VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_D_.（結(jié)構(gòu)體實(shí)現(xiàn)實(shí)現(xiàn)實(shí)體的功能，通過(guò)對(duì)實(shí)體的邏輯功能進(jìn)行描述描述）A.器件外部特性；B.器件的綜合約束;

5、C.器件外部特性與內(nèi)部功能；D.器件的內(nèi)部功能。6.CASE語(yǔ)句是_A A_。（case語(yǔ)句時(shí)順序語(yǔ)句中最重要最常用的順序語(yǔ)句）A.順序語(yǔ)句B.并行語(yǔ)句C.其它D。組合邏輯控制電路語(yǔ)句7.LIBRARY_A A_;-庫(kù)的聲明USEIEEE.STD_L0GIC_1164。ALL；庫(kù)的引用，引用IEEE庫(kù)中的std_logic_116 中的所有項(xiàng)目A.IEEEB.STDC.WORKD.ENTITYcounterIS第3頁(yè)（不含草稿紙部分共 12 頁(yè)）8.下列標(biāo)識(shí)符中，_B B_是不合法的標(biāo)識(shí)符.（標(biāo)識(shí)符開(kāi)頭必須是英文字符英文字符）A.State0B.9moonC。Not_Ack_0D。signal

6、l（完整）FPGA試卷+答案+超詳細(xì)解答第4頁(yè)（不含草稿紙部分共 12 頁(yè)）9.關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)：_A A_。（整型數(shù)字的表示）（整型數(shù)字的表示）裝!訂i線I考生i答題不I得I超過(guò)此線IA.2#1111_1110#-一二進(jìn)制數(shù)，下劃線不影響數(shù)值大小，只是增強(qiáng)可讀性，轉(zhuǎn)換成10進(jìn)制數(shù)為:254254B.8276#一一八進(jìn)制數(shù)，轉(zhuǎn)換成十進(jìn)制為：190C.10170-十進(jìn)制數(shù)：170D.16#E#E1-一十六進(jìn)制數(shù)，E為十進(jìn)制14,后面的E1是指14乘以相應(yīng)進(jìn)制數(shù)的1次方，轉(zhuǎn)換成十進(jìn)制為：14木16八1二22410.下列EDA軟件中，哪一個(gè)不具有邏輯綜合功能：B（邏輯

7、功能邏輯功能簡(jiǎn)單點(diǎn)說(shuō)就是利用軟件使我們用語(yǔ)言設(shè)計(jì)的電路優(yōu)化成最簡(jiǎn)邏輯優(yōu)化成最簡(jiǎn)邏輯，相當(dāng)于我們數(shù)電的最簡(jiǎn)與或式最簡(jiǎn)與或式）A.Max+PlusIIB.ModelSimC.QuartusIID.Synplify（QuartusII的舊版本）（專業(yè)的仿真軟件，時(shí)序和功能仿真，不具備邏輯綜合功能（自帶）（專業(yè)的邏輯綜合工具）二。簡(jiǎn)答題30分（每題5分）。1.根據(jù)下面的VHDL語(yǔ)句，描述出相應(yīng)的電路原理圖。LIBRARYieee；USEieee。std_logic_1164.ALL；USEieee。std_logic_unsigned.ALL；ENTITYcfq_1ISPORT(d，cp:INstd_

8、logic;q，nq：OUTstd_logic);ENDcfq_1；第5頁(yè)（不含草稿紙部分共 12 頁(yè)）（完整）FPGA試卷+答案+超詳細(xì)解答第6頁(yè)（不含草稿紙部分共 12 頁(yè)）ENDar_4；老師的題目錯(cuò)誤，結(jié)束實(shí)體，這句應(yīng)該放在最后。ARCHITECTUREar_4OFcfq_1ISBEGINPROCESS（CP）BEGINIFcp二1THENq二d;nq二NOTd;ENDIF；ENDPROCESS;ENDar_4；一-修改后，結(jié)束實(shí)體ENDar_4應(yīng)該在這個(gè)位置.自己用QuartusII軟件生成的，筆試的時(shí)候應(yīng)該用筆來(lái)畫(huà)，元件名應(yīng)與實(shí)體名一致 cfq_1cfq_1o o2.quartus

9、ll開(kāi)發(fā)工具為設(shè)計(jì)者提供了哪些庫(kù)？各有什么功能？（摘自FPGA系統(tǒng)設(shè)計(jì)與實(shí)例第7頁(yè)（不含草稿紙部分共 12 頁(yè)）P32)（完整）FPGA試卷+答案+超詳細(xì)解答第8頁(yè)（不含草稿紙部分共 12 頁(yè)）1）IEEE庫(kù)：被IEEE采用的標(biāo)準(zhǔn)化庫(kù)，是VHDL設(shè)計(jì)中最重要的庫(kù)；2）STD庫(kù)：所用設(shè)計(jì)單元所共享，默認(rèn)的庫(kù)；3）VITAL庫(kù)：提高VHDL門(mén)級(jí)時(shí)序模擬的精度；4）WORK庫(kù)：用戶的VHDL設(shè)計(jì)的現(xiàn)行工作庫(kù)用于存放用戶設(shè)計(jì)和定義的一些設(shè)計(jì)單元和程序包5）用戶自定義庫(kù)：設(shè)計(jì)者自己建立的設(shè)計(jì)單元資源庫(kù).3.quartusll開(kāi)發(fā)工具，圖形文件的擴(kuò)展名是？波形文件的擴(kuò)展名是？使用VHDL語(yǔ)言， 文本設(shè)計(jì)文

10、件的擴(kuò)展名是?圖形文件擴(kuò)展名：gdf；波形文件擴(kuò)展名:vwfVHDL文本設(shè)計(jì)文件擴(kuò)展名：vhdquartosH文件擴(kuò)展名AJtera文件擴(kuò)展名的縮寫(xiě).tidfblockdesignfileS-DKsystemdevelopmentkit.mifmemoryinitialfileISO是ISO9660標(biāo)難下的文件形式.srecSrecord.tdftextdesignfile.gdfgraphicdelingfile.qp-fquartusprojectfileHALNiosll運(yùn)行庫(kù)(或者稱為碇件抽象層(HAL).teltoolcommandlanguagevverilogvhdIveryhi

11、gh-speeddiscriptionIan.rptreportsopcsystemonprogrammblechip4.簡(jiǎn)述FPGA的結(jié)構(gòu)FPGA由可編程邏輯塊（CLB）、輸入/輸出模塊（IOB）及可編程互連資源（PIR）等三種可編程電路和一個(gè)SRAM結(jié)構(gòu)的配置存儲(chǔ)單元組成。1 1）可編程邏輯塊）可編程邏輯塊（CLBCLB）: :主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。2 2）輸入輸入/ /輸出模塊輸出模塊（I0BI0B）: :主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成，每個(gè)IOB控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向1/O功能.3 3）可編程互連資源）

12、可編程互連資源（PIRPIR）: :由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開(kāi)關(guān)，通過(guò)自動(dòng)布線實(shí)現(xiàn)各種電路的連接。實(shí)現(xiàn)FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間的連接.iC：iTLled.TiAf(完整)FPGA試卷+答案+超詳細(xì)解答5什么叫功能仿真？什么叫時(shí)序仿真？、兩者有什么區(qū)別？功能仿真功能仿真又稱前仿真,是在不考慮器件延時(shí)的理想情況下的一種項(xiàng)目驗(yàn)證方法,通過(guò)功能仿真來(lái)驗(yàn)證一個(gè)項(xiàng)目的邏輯功能是否正確。時(shí)序仿真時(shí)序仿真又稱模擬仿真或后仿真，是在考慮設(shè)計(jì)項(xiàng)目具體適配器件的各種延時(shí)的情況下的一種項(xiàng)目驗(yàn)證方法。時(shí)序仿真不僅測(cè)試邏輯功能,還測(cè)試目標(biāo)器件最差情況下的時(shí)間關(guān)系。注： 功能仿

13、真無(wú)延時(shí)(驗(yàn)證邏輯是否正確時(shí)用)， 時(shí)序仿真有延時(shí)(仿真出實(shí)實(shí)在在的芯片工作波形， 實(shí)際芯片是有延時(shí)的)。6名詞解釋，寫(xiě)出下列縮寫(xiě)的中文(或者英文)含義：1.VHDL超高速集成電路硬件描述語(yǔ)言(Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage)2.FPGA現(xiàn)場(chǎng)可編程邏輯門(mén)陣列(FieldProgrammableGateArray)3.RTL寄存器傳輸級(jí)(RegisterTransferLevel)4.SOPC可編程片上系統(tǒng)(Systemon-aProgrammable-Chip)5.EAB嵌入式陣列塊(EmbeddedArr

14、ayBlock)6.LAB邏輯陣列塊(LogicArrayBlock)三、判斷下列程序是否有錯(cuò)誤，如有則指出錯(cuò)誤所在，并給出完整程序.(20分)下列程序是用VHDL語(yǔ)言編寫(xiě)的上升沿控制的D觸發(fā)器(原理圖如下)libraryieee;useieee。std_logic_unsigned.all;uselEEE.std_logic_1164.all；此D觸發(fā)器沒(méi)用到無(wú)符號(hào)算術(shù)運(yùn)算，所以不用std_logic_unsigned庫(kù)。entitydff1isport(clk,d：instd_logic;Q:outstd_logic)Q:outstd_logic)；少了個(gè)“；”號(hào)enddff1；archi

15、tectureoneofdisarchitecureoneofdff1is實(shí)體名不正確，dff1(完整)FPGA試卷+答案+超詳細(xì)解答beginprocessprocess(elk)VHDL中大小寫(xiě)無(wú)影響第 6 頁(yè)(不含草稿紙部分共 12 頁(yè))（完整）FPGA試卷+答案+超詳細(xì)解答第11頁(yè)（不含草稿紙部分共 12 頁(yè)）beginifelk=1if(elkeventandelk二1)then_-題目要求是上升沿控制的D觸發(fā)器thenQ二d；Q二d；_-一then般緊接if語(yǔ)句endif;endprocess;endd;endone;一結(jié)構(gòu)體名不正確，oneDFF1CLK四、VHDL程序填空：（1

16、0分）下面程序是參數(shù)可定制帶計(jì)數(shù)使能異步復(fù)位計(jì)數(shù)器的VHDL描述，試補(bǔ)充完整。程序NbitUpCounterwithLoad,CountEnable,andAsynchronousResetlibraryieee;useIEEE.std_logic_1164.all;useIEEE._std_logic_unsigned_.all;useIEEEOstd_logic_arith.all;entitycounter_nis_generic_(width:integer:二8);port(data:instd_logic_vector(width一1downto0);load,en,clk,rst

17、:_in_std_logic;q:outstd_logic_vector(width-1downto0);endcounter_n;architecturebehaveofcounter_nissignalcount:std_logic_vector(width-1downto0);beginprocess(clk,rst)beginifrst=1thencount0);清零others二0是比較專業(yè)的寫(xiě)法，可以count二“00000000；,8位標(biāo)準(zhǔn)向量，直接每一位給0；elsif(clkeventandclk=1)then邊沿檢測(cè)ifload=1thencount二data;elsife

18、n=1thencount0）;清零others二0是比較專業(yè)的寫(xiě)法，可以count=“00000000”;，8位字符串，直接每一位給0；elsif_（clkeventandclk=1）then邊沿檢測(cè)ifload=1thencount=data；_elsif_en=1thencount=count+1;_endif;endif；endprocess；q=count;將count運(yùn)算得到的值，直接賦值個(gè)端口q，端口是不能進(jìn)行運(yùn)算，只能用于賦值。endbehave；四、編程序（20分）1.已知電路原理圖如下，請(qǐng)用VHDL語(yǔ)言編寫(xiě)其程序VHDL程序設(shè)計(jì)：（15分）設(shè)計(jì)一數(shù)據(jù)選擇器MUX，其系統(tǒng)模塊圖和功能表如下圖所示。試采用下面三種方式中的兩種來(lái)描述該數(shù)據(jù)選擇器MUX的結(jié)構(gòu)體。（完整）FPGA試卷+答案+超詳細(xì)解答第14頁(yè)（不含草稿紙部分共 12 頁(yè)）(a)用f語(yǔ)句(b)用case語(yǔ)句-庫(kù)引用-libraryIEEE;useIEEE。std_logic_1164。all;-實(shí)體