1、EDA技術(shù)實(shí)用教程技術(shù)實(shí)用教程第第5 5章章 VHDL設(shè)計(jì)進(jìn)階設(shè)計(jì)進(jìn)階 5.1 數(shù)數(shù) 據(jù)據(jù) 對(duì)對(duì) 象象 5.1.1 常數(shù)常數(shù)5.1 數(shù)數(shù) 據(jù)據(jù) 對(duì)對(duì) 象象 5.1.2 變量變量5.1 數(shù)數(shù) 據(jù)據(jù) 對(duì)對(duì) 象象 5.1.3 信號(hào)信號(hào)5.1 數(shù)數(shù) 據(jù)據(jù) 對(duì)對(duì) 象象 5.1.4 進(jìn)程中的信號(hào)賦值與變量賦值進(jìn)程中的信號(hào)賦值與變量賦值5.1 數(shù)數(shù) 據(jù)據(jù) 對(duì)對(duì) 象象 5.1.4 進(jìn)程中的信號(hào)賦值與變量賦值進(jìn)程中的信號(hào)賦值與變量賦值5.1 數(shù)數(shù) 據(jù)據(jù) 對(duì)對(duì) 象象 5.1.4 進(jìn)程中的信號(hào)賦值與變量賦值進(jìn)程中的信號(hào)賦值與變量賦值5.1 數(shù)數(shù) 據(jù)據(jù) 對(duì)對(duì) 象象 5.1.4 進(jìn)程中的信號(hào)賦值與變量賦值進(jìn)程中的信號(hào)賦

2、值與變量賦值5.1 數(shù)數(shù) 據(jù)據(jù) 對(duì)對(duì) 象象 5.1.4 進(jìn)程中的信號(hào)賦值與變量賦值進(jìn)程中的信號(hào)賦值與變量賦值5.1 數(shù)數(shù) 據(jù)據(jù) 對(duì)對(duì) 象象 5.1.4 進(jìn)程中的信號(hào)賦值與變量賦值進(jìn)程中的信號(hào)賦值與變量賦值5.1 數(shù)數(shù) 據(jù)據(jù) 對(duì)對(duì) 象象 5.1.4 進(jìn)程中的信號(hào)賦值與變量賦值進(jìn)程中的信號(hào)賦值與變量賦值5.1 數(shù)數(shù) 據(jù)據(jù) 對(duì)對(duì) 象象 5.1.4 進(jìn)程中的信號(hào)賦值與變量賦值進(jìn)程中的信號(hào)賦值與變量賦值5.1 數(shù)數(shù) 據(jù)據(jù) 對(duì)對(duì) 象象 5.1.4 進(jìn)程中的信號(hào)賦值與變量賦值進(jìn)程中的信號(hào)賦值與變量賦值5.1 數(shù)數(shù) 據(jù)據(jù) 對(duì)對(duì) 象象 5.1.4 進(jìn)程中的信號(hào)賦值與變量賦值進(jìn)程中的信號(hào)賦值與變量賦值5.2 VH

3、DL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.1 含同步含同步并行預(yù)置功能并行預(yù)置功能的的8位移位寄位移位寄存器設(shè)計(jì)存器設(shè)計(jì) 5.2 VHDL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.1 含同步并行預(yù)置功能的含同步并行預(yù)置功能的8位移位寄存器設(shè)計(jì)位移位寄存器設(shè)計(jì) 5.2 VHDL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.2 移位模式可控的移位模式可控的8位移位寄存器設(shè)計(jì)位移位寄存器設(shè)計(jì) 接下頁接下頁5.2 VHDL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 接上頁接上頁5.2 VHDL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.2 移位模式可控的移位模式可控的8位移

4、位寄存器設(shè)計(jì)位移位寄存器設(shè)計(jì) 5.2.3 位矢中位矢中1碼個(gè)數(shù)統(tǒng)計(jì)電路設(shè)計(jì)碼個(gè)數(shù)統(tǒng)計(jì)電路設(shè)計(jì) 5.2 VHDL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.3 位矢中位矢中1碼個(gè)數(shù)統(tǒng)計(jì)電路設(shè)計(jì)碼個(gè)數(shù)統(tǒng)計(jì)電路設(shè)計(jì) 5.2 VHDL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.3 位矢中位矢中1碼個(gè)數(shù)統(tǒng)計(jì)電路設(shè)計(jì)碼個(gè)數(shù)統(tǒng)計(jì)電路設(shè)計(jì) LOOP語句的常用表達(dá)方式有兩種：語句的常用表達(dá)方式有兩種：（1）單個(gè)）單個(gè)LOOP語句語句 （2）FOR_LOOP語句語句 5.2 VHDL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.3 位矢中位矢中1碼個(gè)數(shù)統(tǒng)計(jì)電路設(shè)計(jì)碼個(gè)數(shù)統(tǒng)計(jì)電路設(shè)計(jì) 5.2 VHD

5、L設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.4 三態(tài)門設(shè)計(jì)三態(tài)門設(shè)計(jì) 5.2 VHDL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.4 三態(tài)門設(shè)計(jì)三態(tài)門設(shè)計(jì) 5.2 VHDL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.5 雙向端口的設(shè)計(jì)方法雙向端口的設(shè)計(jì)方法 5.2 VHDL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.5 雙向端口的設(shè)計(jì)方法雙向端口的設(shè)計(jì)方法 5.2 VHDL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.5 雙向端口的設(shè)計(jì)方法雙向端口的設(shè)計(jì)方法 5.2 VHDL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.5 雙向端口的設(shè)計(jì)方法雙向端口的設(shè)計(jì)方法

6、 5.2 VHDL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.5 雙向端口的設(shè)計(jì)方法雙向端口的設(shè)計(jì)方法 5.2 VHDL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.5 雙向端口的設(shè)計(jì)方法雙向端口的設(shè)計(jì)方法 5.2.6 三態(tài)總?cè)龖B(tài)總線電路設(shè)計(jì)線電路設(shè)計(jì) 5.2 VHDL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.6 三態(tài)總線電路設(shè)計(jì)三態(tài)總線電路設(shè)計(jì) 5.2 VHDL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.6 三態(tài)總線電路設(shè)計(jì)三態(tài)總線電路設(shè)計(jì) 5.2 VHDL設(shè)計(jì)實(shí)例及其語法內(nèi)涵設(shè)計(jì)實(shí)例及其語法內(nèi)涵 5.2.7 雙邊沿觸發(fā)時(shí)序電路設(shè)計(jì)討論雙邊沿觸發(fā)時(shí)序電路設(shè)計(jì)討論 5.

7、3 順序語句歸納順序語句歸納 5.3.1 進(jìn)程語句格式進(jìn)程語句格式 5.3 順序語句歸納順序語句歸納 5.3.2 進(jìn)程結(jié)構(gòu)組成進(jìn)程結(jié)構(gòu)組成 進(jìn)程說明部分進(jìn)程說明部分 定義一些局部量，可包括數(shù)據(jù)類型、常數(shù)、變量、屬性、子程序等 順序描述語句順序描述語句 信號(hào)賦值語句變量賦值語句 進(jìn)程啟動(dòng)語句子程序調(diào)用語句順序描述語句進(jìn)程跳出語句 敏感信號(hào)參數(shù)表敏感信號(hào)參數(shù)表 多數(shù)VHDL綜合器要求敏感信號(hào)表必須列出本進(jìn)程中所有輸入信號(hào)名 5.3 順序語句歸納順序語句歸納 5.3.3 進(jìn)程要點(diǎn)進(jìn)程要點(diǎn) 1. PROCESS為一無限循環(huán)語句為一無限循環(huán)語句 2. 進(jìn)程中的順序語句具有明顯的順序和并行雙重性進(jìn)程中的順

8、序語句具有明顯的順序和并行雙重性 5.3 順序語句歸納順序語句歸納 5.3.3 進(jìn)程要點(diǎn)進(jìn)程要點(diǎn) 3. 進(jìn)程語句本身是并行語句進(jìn)程語句本身是并行語句 5.3 順序語句歸納順序語句歸納 5.3.3 進(jìn)程要點(diǎn)進(jìn)程要點(diǎn) 4. 信號(hào)可以是多個(gè)進(jìn)程間的通信線信號(hào)可以是多個(gè)進(jìn)程間的通信線5. 一個(gè)進(jìn)程中只允許描述對(duì)應(yīng)于一個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯一個(gè)進(jìn)程中只允許描述對(duì)應(yīng)于一個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯 5.4 并行賦值語句討論并行賦值語句討論 5.5 IF語句概述語句概述 5.5 IF語句概述語句概述 5.5 IF語句概述語句概述 5.5 IF語句概述語句概述 5.6 半整數(shù)與奇數(shù)分頻電路設(shè)計(jì)半整數(shù)與奇數(shù)分頻電

9、路設(shè)計(jì) 5.6 半整數(shù)與奇數(shù)分頻電路設(shè)計(jì)半整數(shù)與奇數(shù)分頻電路設(shè)計(jì) 接下頁接下頁5.6 半整數(shù)與奇數(shù)分頻電路設(shè)計(jì)半整數(shù)與奇數(shù)分頻電路設(shè)計(jì) 接上頁接上頁5.6 半整數(shù)與奇數(shù)分頻電路設(shè)計(jì)半整數(shù)與奇數(shù)分頻電路設(shè)計(jì) 5.7 仿仿 真真 延延 時(shí)時(shí) 5.7.1 固有延時(shí)固有延時(shí) 5.7 仿仿 真真 延延 時(shí)時(shí) 5.7.2 傳輸延時(shí)傳輸延時(shí) 5.7.3 仿真仿真 5.8 VHDL的的RTL表述表述 5.8.1 行為描述行為描述 5.8 VHDL的的RTL表述表述 5.8.1 行為描述行為描述 5.8 VHDL的的RTL表述表述 5.8.2 數(shù)據(jù)流描述數(shù)據(jù)流描述 5.8.3 結(jié)構(gòu)描述結(jié)構(gòu)描述 結(jié)構(gòu)描述建模步驟

10、如下：結(jié)構(gòu)描述建模步驟如下： 元件說明：描述局部接口。元件說明：描述局部接口。 元件例化：相對(duì)于其他元件放置元件。元件例化：相對(duì)于其他元件放置元件。 元件配置：指定元件所用的設(shè)計(jì)實(shí)體。元件配置：指定元件所用的設(shè)計(jì)實(shí)體。 習(xí)習(xí) 題題5-1 什么是固有延時(shí)？什么是慣性延時(shí)？什么是固有延時(shí)？什么是慣性延時(shí)？5-2 是什么？在是什么？在VHDL中，中， 有什么用處？有什么用處？ 5-3 哪些情況下需要用到程序包哪些情況下需要用到程序包STD_LOGIC_UNSIGNED？試舉一例。？試舉一例。5-4 說明信號(hào)和變量的功能特點(diǎn)，以及應(yīng)用上的異同點(diǎn)。說明信號(hào)和變量的功能特點(diǎn)，以及應(yīng)用上的異同點(diǎn)。5-5 什

11、么是重載函數(shù)？重載算符有何用處？如何調(diào)用重載算符函數(shù)？什么是重載函數(shù)？重載算符有何用處？如何調(diào)用重載算符函數(shù)？5-6 在在VHDL設(shè)計(jì)中，給時(shí)序電路清零（復(fù)位）有兩種不同方法，它們是什么，如設(shè)計(jì)中，給時(shí)序電路清零（復(fù)位）有兩種不同方法，它們是什么，如何實(shí)現(xiàn)？何實(shí)現(xiàn)？5-7 用循環(huán)語句設(shè)計(jì)一個(gè)用循環(huán)語句設(shè)計(jì)一個(gè)7人投票表決器，及一個(gè)人投票表決器，及一個(gè)4位位4輸入最大數(shù)值檢測(cè)電路。輸入最大數(shù)值檢測(cè)電路。5-8 從不完整的條件語句產(chǎn)生時(shí)序模塊的原理看，例從不完整的條件語句產(chǎn)生時(shí)序模塊的原理看，例5-7和例和例5-10從表面上看都包含從表面上看都包含不完整條件語句，試說明，為什么它們的綜合結(jié)果都是組

12、合電路。不完整條件語句，試說明，為什么它們的綜合結(jié)果都是組合電路。5-9 設(shè)計(jì)一個(gè)求補(bǔ)碼的程序，輸入數(shù)據(jù)是一個(gè)有符號(hào)的設(shè)計(jì)一個(gè)求補(bǔ)碼的程序，輸入數(shù)據(jù)是一個(gè)有符號(hào)的8位二進(jìn)制數(shù)。位二進(jìn)制數(shù)。習(xí)習(xí) 題題5-10 設(shè)計(jì)一個(gè)比較電路，當(dāng)輸入的設(shè)計(jì)一個(gè)比較電路，當(dāng)輸入的8421BCD碼大于碼大于5時(shí)輸出時(shí)輸出1，否則輸出，否則輸出0。5-11 用原理圖或用原理圖或VHDL輸入方式分別設(shè)計(jì)一個(gè)周期性產(chǎn)生二進(jìn)制序列輸入方式分別設(shè)計(jì)一個(gè)周期性產(chǎn)生二進(jìn)制序列01001011001的序列發(fā)生器，用移位寄存器或用同步時(shí)序電路實(shí)現(xiàn)，并用時(shí)序仿真器驗(yàn)證其功能。的序列發(fā)生器，用移位寄存器或用同步時(shí)序電路實(shí)現(xiàn)，并用時(shí)序仿真

13、器驗(yàn)證其功能。5-12 基于原理圖輸入方式，用基于原理圖輸入方式，用74194、74273、D觸發(fā)器等器件組成觸發(fā)器等器件組成8位串入并出的位串入并出的轉(zhuǎn)換電路，要求在轉(zhuǎn)換過程中數(shù)據(jù)不變，只有當(dāng)轉(zhuǎn)換電路，要求在轉(zhuǎn)換過程中數(shù)據(jù)不變，只有當(dāng)8位一組數(shù)據(jù)全部轉(zhuǎn)換結(jié)束后，輸位一組數(shù)據(jù)全部轉(zhuǎn)換結(jié)束后，輸出才變化一次。出才變化一次。5-13 設(shè)計(jì)設(shè)計(jì)8位左移移位寄存器，給出時(shí)序仿真波形。位左移移位寄存器，給出時(shí)序仿真波形。5-14 將例將例5-15中的四個(gè)中的四個(gè)IF語句分別用四個(gè)并列進(jìn)程語句表達(dá)出來。語句分別用四個(gè)并列進(jìn)程語句表達(dá)出來。實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 5-1 半整數(shù)與奇數(shù)分頻器設(shè)計(jì)半整數(shù)與奇數(shù)分頻

14、器設(shè)計(jì)（1）實(shí)驗(yàn)?zāi)康模海?shí)驗(yàn)?zāi)康模海?）實(shí)驗(yàn)內(nèi)容）實(shí)驗(yàn)內(nèi)容1： （3）實(shí)驗(yàn)內(nèi)容）實(shí)驗(yàn)內(nèi)容2：（4）實(shí)驗(yàn)內(nèi)容）實(shí)驗(yàn)內(nèi)容3：（5）實(shí)驗(yàn)內(nèi)容）實(shí)驗(yàn)內(nèi)容4 ：實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 5-2 簡(jiǎn)易分頻器設(shè)計(jì)簡(jiǎn)易分頻器設(shè)計(jì)（1）實(shí)驗(yàn)?zāi)康模海?shí)驗(yàn)?zāi)康模海?）實(shí)驗(yàn)內(nèi)容）實(shí)驗(yàn)內(nèi)容1： （3）實(shí)驗(yàn)內(nèi)容）實(shí)驗(yàn)內(nèi)容2：（4）實(shí)驗(yàn)內(nèi)容）實(shí)驗(yàn)內(nèi)容3：5E+系統(tǒng)演示示例：系統(tǒng)演示示例：/KX_7C5EE+/EXPERIMENTs/EXP30_FDIV。 實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 5-3 VGA彩條信號(hào)顯示控制電路設(shè)計(jì)彩條信號(hào)顯示控制電路設(shè)計(jì)（1）實(shí)驗(yàn)?zāi)康模海?shí)驗(yàn)?zāi)康模海?）實(shí)驗(yàn)原理：）實(shí)驗(yàn)原理： 實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 實(shí)驗(yàn)與設(shè)計(jì)

15、實(shí)驗(yàn)與設(shè)計(jì) 實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 接下頁接下頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 接上頁接上頁接下頁接下頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 接上頁接上頁接下頁接下頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 接上頁接上頁接下頁接下頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 接上頁接上頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) (3) 實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容1：演示示例：演示示例：/KX_7C5EE+/EXPERIMENTs/EXP11_VGA_COLOR_SQUR/，和，和/EXP11_VGA_COLOR_LINE/。 (4) 實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容2：(5) 實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容3：(6) 實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容4： 實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 5-4 基于時(shí)序電路的移位相加型基于時(shí)序電路的移位相加型8位

16、硬件乘法器設(shè)計(jì)位硬件乘法器設(shè)計(jì)（1）實(shí)驗(yàn)原理：）實(shí)驗(yàn)原理：（2）實(shí)驗(yàn)任務(wù)）實(shí)驗(yàn)任務(wù)1：（3）實(shí)驗(yàn)任務(wù)）實(shí)驗(yàn)任務(wù)2：（4）實(shí)驗(yàn)任務(wù)）實(shí)驗(yàn)任務(wù)4：演示示例：演示示例：/KX_7C5EE+/EXPERIMENTs/EXP32_MULTI8X8/MLTL8X8。 實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 5-4 基于時(shí)序電路的移位相加型基于時(shí)序電路的移位相加型8位硬件乘法器設(shè)計(jì)位硬件乘法器設(shè)計(jì)（1）實(shí)驗(yàn)原理：）實(shí)驗(yàn)原理：（2）實(shí)驗(yàn)任務(wù)）實(shí)驗(yàn)任務(wù)1：（3）實(shí)驗(yàn)任務(wù)）實(shí)驗(yàn)任務(wù)2：（4）實(shí)驗(yàn)任務(wù)）實(shí)驗(yàn)任務(wù)4：演示示例：演示示例：/KX_7C5EE+/EXPERIMENTs/EXP32_MULTI8X8/MLTL8X8。 實(shí)驗(yàn)與

17、設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 5-4 基于時(shí)序電路的移位相加型基于時(shí)序電路的移位相加型8位硬件乘法器設(shè)計(jì)位硬件乘法器設(shè)計(jì)（1）實(shí)驗(yàn)原理：）實(shí)驗(yàn)原理：（2）實(shí)驗(yàn)任務(wù)）實(shí)驗(yàn)任務(wù)1：（3）實(shí)驗(yàn)任務(wù)）實(shí)驗(yàn)任務(wù)2：（4）實(shí)驗(yàn)任務(wù)）實(shí)驗(yàn)任務(wù)4：演示示例：演示示例：/KX_7C5EE+/EXPERIMENTs/EXP32_MULTI8X8/MLTL8X8。 實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 5-5 移位寄存器設(shè)計(jì)移位寄存器設(shè)計(jì)演示示例：演示示例：/KX_7C5EE+/EXPERIMENTs/EXP39_SHIFTER/ 。 5-6 串串/并轉(zhuǎn)換數(shù)碼靜態(tài)顯示控制電路設(shè)計(jì)并轉(zhuǎn)換數(shù)碼靜態(tài)顯示控制電路設(shè)計(jì)（1）實(shí)驗(yàn)原理：）實(shí)驗(yàn)原理： （2）實(shí)驗(yàn)任務(wù)）實(shí)驗(yàn)任務(wù)1：（：（3）實(shí)驗(yàn)任務(wù)）實(shí)驗(yàn)任務(wù)2： 實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 5-7 并并/串轉(zhuǎn)換擴(kuò)展輸入口電路設(shè)計(jì)串轉(zhuǎn)換擴(kuò)展輸入口電路設(shè)計(jì)實(shí)驗(yàn)任務(wù)：僅使用實(shí)驗(yàn)任務(wù)：僅使用FPGA的的2到到3個(gè)個(gè)I/O口，通過數(shù)個(gè)口，通過數(shù)個(gè)74LS165或或4021擴(kuò)展輸入擴(kuò)展輸入口。口。此類電路在單片機(jī)開發(fā)中也常用，但是由于單片機(jī)本身的速度不高，再加上此類電路在單片機(jī)開發(fā)中也常用，但是由于單片機(jī)本身的速度不高，再加上并并/串轉(zhuǎn)換，每一個(gè)通過