1、1集成電路EDA設(shè)計(jì)技術(shù)2課程內(nèi)容教學(xué)目標(biāo)關(guān)于課程主要參考書緒 論課程內(nèi)容緒論 第1章 集成電路EDA設(shè)計(jì)概述 （6學(xué)時）第2章 EDA設(shè)計(jì)軟件 Quartus （ 6 學(xué)時）第3章 硬件描述語言 Verilog （9 學(xué)時）第4章 可編程片上系統(tǒng)SOPC設(shè)計(jì) （ 12學(xué)時 ）第5章 FPGA DSP系統(tǒng)設(shè)計(jì) （6學(xué)時）第6章 綜合設(shè)計(jì)實(shí)例 （6學(xué)時）第7章 數(shù)字系統(tǒng)的高級設(shè)計(jì)與綜合 （9學(xué)時）教學(xué)目標(biāo)了解集成電路以及集成電路EDA技術(shù)相關(guān)知識掌握集成電路設(shè)計(jì)的硬件描述語言Verilog和VHDL(自學(xué))掌握集成電路EDA設(shè)計(jì)的流程學(xué)會XILINX ISE，Altera Quartus 、MO

2、DELSIM軟件掌握Xilinx Spartan3E和Altera DE2 FPGA開發(fā)板使用DSP芯片設(shè)計(jì) ， SOPC設(shè)計(jì) 掌握用Verilog語言設(shè)計(jì)一款數(shù)字集成電路芯片5本課程主要學(xué)習(xí)基于可編程邏輯器件（Programmable Logic Device，PLD）的EDA技術(shù)。本課程包括理論教學(xué)和實(shí)驗(yàn)教學(xué)兩大部分。學(xué)分：2學(xué)時：理論課54學(xué)時 + 實(shí)驗(yàn)課36學(xué)時 先修課程：數(shù)字電子技術(shù)，可編程邏輯器件,計(jì)算機(jī)接口與通信技術(shù)，數(shù)字信號處理與DSP器件課程簡介關(guān)于課程6課程考核考核方式：理論課考試平時成績（獨(dú)立完成） 成 績：理論課考試40 平時成績60平時成績：考勤 20%，作業(yè)20%，

3、project 20%通過project，培養(yǎng)學(xué)生的綜合設(shè)計(jì)能力；訓(xùn)練學(xué)生文檔的寫作水平和規(guī)范化；考核學(xué)生是否熟練掌握了EDA自頂向下的設(shè)計(jì)方法，是否能靈活應(yīng)用VHDL或Verilog HDL語言進(jìn)行較復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)，以及是否了解如何進(jìn)行代碼優(yōu)化和性能分析，來盡量提高系統(tǒng)速度和減少器件資源的耗用?？记诤推綍r作業(yè) ( 無故缺課作業(yè)每次扣5分! )關(guān)于課程關(guān)于課程成績期末40%.考勤20%.平時作業(yè)20%.Project 20%平時作業(yè)平時作業(yè)和考勤主要以課堂測試形式進(jìn)行電子版作業(yè) 發(fā)送到百度云盤用戶：2074937211 密碼：sysuasic 百度云盤作業(yè)上傳，要求文件名用學(xué)號。如有完全一

4、樣的作業(yè),可能被考慮為抄襲,先發(fā)的為正版9學(xué)習(xí)EDA到底有什么用呢？真有趣，可以按自己的想法設(shè)計(jì)一個芯片！我也要參加“Altera亞洲創(chuàng)新設(shè)計(jì)大賽 ”！原來在一個芯片里就可以設(shè)計(jì)一個完整的計(jì)算機(jī)系統(tǒng)呀！找工作時也算得上一技之長哦！呀，繼續(xù)讀微電子研究生必備知識PC機(jī) 、單片機(jī) 、DSP、ARM、手機(jī)、 FPGA的關(guān)系個人電腦PC機(jī)其實(shí)是最好的學(xué)習(xí)實(shí)驗(yàn)工具。有個USB攝像頭+C語言（vc+）+opencv就可以做這種視頻處理實(shí)驗(yàn)單片機(jī)：DSP：FPGA：智能手機(jī)：andriod，ios，win8開發(fā)難度實(shí)現(xiàn)功能單片機(jī)、DSP、ARM屬于集成電路的具體應(yīng)用。11（1）數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL 王金明、楊吉斌編著，電子工業(yè)出版社，2002（2） 從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn)復(fù)雜數(shù)字邏輯系統(tǒng)的Verilog HDL設(shè)計(jì)技術(shù)和方法 夏宇聞編著，高等教育出版社，2001 （3）從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn)實(shí)驗(yàn)練習(xí)與Verilog 語法手冊 夏宇聞編著，高等教育出版社，2001 主要參考書網(wǎng)絡(luò)