1、第1章 集成電路EDA設(shè)計(jì)概述本課程中EDA定義電子系統(tǒng)發(fā)展歷史高性能集成化設(shè)計(jì)數(shù)字集成化設(shè)計(jì)流程數(shù)字系統(tǒng)實(shí)現(xiàn)方法集成化設(shè)計(jì)發(fā)展趨勢集成設(shè)計(jì)應(yīng)用前景EDA技術(shù)的范疇IC 版圖設(shè)計(jì)PLD 設(shè)計(jì)芯片電路設(shè)計(jì)PCB 設(shè)計(jì)模擬芯片數(shù)字芯片數(shù)?；旌闲酒O(shè)計(jì)輸入邏輯綜合仿真編程下載本課程內(nèi)容！芯片設(shè)計(jì)電路設(shè)計(jì)什么是EDA技術(shù)？EDA（Electronic Design Automation，電子設(shè)計(jì)自動(dòng)化）是在計(jì)算機(jī)的輔助下完成電子產(chǎn)品設(shè)計(jì)方案的輸入、處理、仿真和下載的的一種先進(jìn)的硬件設(shè)計(jì)技術(shù)！ 是立足于計(jì)算機(jī)工作平臺開發(fā)出來的一整套先進(jìn)的設(shè)計(jì)電子系統(tǒng)的軟件工具。是微電子技術(shù)中的核心技術(shù)之一，是現(xiàn)代集成系

2、統(tǒng)設(shè)計(jì)的重要方法。計(jì)算機(jī)并口器件編程接口PCB BoardPLD編程目標(biāo)文件4EDA-現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法首先在計(jì)算機(jī)上安裝EDA軟件，它們能幫助設(shè)計(jì)者自動(dòng)完成幾乎所有的設(shè)計(jì)過程；再選擇合適的PLD芯片，可以在一片芯片中實(shí)現(xiàn)整個(gè)數(shù)字系統(tǒng)（SOPC)。基于芯片的設(shè)計(jì)方法采用PLD（可編程邏輯器件FPGA/CLPD），利用EDA開發(fā)工具，通過芯片設(shè)計(jì)來實(shí)現(xiàn)系統(tǒng)功能。EDA軟件空白PLD+數(shù)字系統(tǒng)編程+HDL(Verilog)1. 摩爾定律： 在大約每隔9到18個(gè)月，單片集成電路上的晶體管的數(shù)目就會增加一倍，而功耗會下降一半。1.1 電子系統(tǒng)的發(fā)展歷史 2、各個(gè)時(shí)期電子系統(tǒng)的發(fā)展當(dāng)前IC設(shè)計(jì)背景信

3、息產(chǎn)業(yè)和高新技術(shù)產(chǎn)業(yè)的核心和戰(zhàn)略產(chǎn)業(yè)是集成電路產(chǎn)業(yè)。摩爾定律EDA工具發(fā)展SOC電子系統(tǒng)復(fù)雜性和帶寬電子信息產(chǎn)品升級速度SOC是當(dāng)前IC設(shè)計(jì)發(fā)展的主流，開發(fā)和應(yīng)用SOC也是當(dāng)前IT產(chǎn)業(yè)發(fā)展的需要。IC產(chǎn)業(yè)裂變3、現(xiàn)代硬件電路的設(shè)計(jì)現(xiàn)狀數(shù)字集成電路DSPFPGASOCNOC4. 數(shù)字系統(tǒng)的熱門方向：1.2 高性能集成化設(shè)計(jì)大規(guī)模集成化帶來自動(dòng)設(shè)計(jì)的進(jìn)步（EDA）。電路、工作的復(fù)雜化帶來HDL的普及。C/C+與HDL差別4004，幾千門級486，幾百萬門級Core 2，幾億門級現(xiàn)代技術(shù)快速發(fā)展使得綜合性學(xué)科的出現(xiàn)速度：系統(tǒng)的速度是由系統(tǒng)的時(shí)序和時(shí)滯兩個(gè)因素決定主要物理特性吞吐量：即是數(shù)據(jù)流量，即每

4、個(gè)時(shí)鐘內(nèi)處理的數(shù)據(jù)量面積：是通過半導(dǎo)體工藝不斷研發(fā)實(shí)現(xiàn)低面積消耗功耗：隨著集成度的增加，單位面積上的晶體管數(shù)目增加，降低功耗是必然數(shù)字集成化系統(tǒng)的性能的主要4個(gè)特性1.3數(shù)字集成化設(shè)計(jì)流程數(shù)字系統(tǒng)的層次結(jié)構(gòu):電路級邏輯級RTL級（系統(tǒng)級）（邏輯級）（器件級）算法級系統(tǒng)級數(shù)字系統(tǒng)（芯片）層次化結(jié)構(gòu)產(chǎn)品功能定義算法仿真matlab 、vc+ opencv等產(chǎn)品模塊劃分模塊的HDL描述模塊HDL仿真電路性能優(yōu)化電路動(dòng)作與時(shí)鐘優(yōu)化模塊輸入/輸出RTL級源碼的優(yōu)化功耗、面積最優(yōu)化設(shè)計(jì)集成電路EDA設(shè)計(jì)流程EDA設(shè)計(jì)流程 - 選用合適的 EDA仿真工具； - 選用合適電路圖輸入和HDL編輯工具； - 逐個(gè)

5、編寫可綜合HDL模塊； - 逐個(gè)編寫HDL測試模塊； - 逐個(gè)做Verilog HDL 電路邏輯訪真； - 編寫Verilog HDL總測試模塊； - 做系統(tǒng)電路邏輯總仿真；EDA設(shè)計(jì)方法EDA設(shè)計(jì)方法（續(xù)前）： - 選用合適的基本邏輯元件庫和宏庫 - 租用或購買必要的IP核； - 選用合適的綜合器； - 進(jìn)行綜合得到門級電路結(jié)構(gòu)； - 布局布線，得到時(shí)延文件； - 后仿真； - 定型， FPGA編碼或ASIC投片集成電路EDA設(shè)計(jì)流程及設(shè)計(jì)軟件工具FPGA 設(shè)計(jì)流程第一步：系統(tǒng)算法仿真、按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。 第二步：輸入VHDL/Verilog HDL代碼 第三步：將以上

6、的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的VHDL/Verilog HDL文件，然后將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真 第四步：利用綜合器對源代碼進(jìn)行綜合優(yōu)化處理，生成門級描述的網(wǎng)表文件 第五步：如果整個(gè)設(shè)計(jì)超出器件的宏單元或I/O單元資源，可以將設(shè)計(jì)劃分到多片同系列的器件中。 第六步：將試配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片F(xiàn)PGA中 系統(tǒng)要求集成電路設(shè)計(jì)流程系統(tǒng)劃分和功能設(shè)置行為級/寄存器傳輸級（RTL）設(shè)計(jì)綜合封裝測試制版流片自動(dòng)布局布線系統(tǒng)仿真行為仿真門級仿真物理驗(yàn)證后仿真系統(tǒng)及功能設(shè)計(jì)單元庫單元庫邏輯及電路設(shè)計(jì)版圖設(shè)計(jì)芯片硬件設(shè)計(jì)包括 1功能設(shè)計(jì)階段： 設(shè)計(jì)人員產(chǎn)品的應(yīng)用場合，設(shè)定

7、一些諸如功能、操作速度、接口規(guī)格、環(huán) 境溫度及消耗功率等規(guī)格，以做為將來電路設(shè)計(jì)時(shí)的依據(jù)。更可進(jìn)一步規(guī)劃軟 件模塊及硬件模塊該如何劃分，哪些功能該整合于SOC 內(nèi)，哪些功能可以設(shè) 計(jì)在電路板上。 2設(shè)計(jì)描述和行為級驗(yàn)證： 功能設(shè)計(jì)完成后，可以依據(jù)功能將SOC 劃分為若干功能模塊，并決定實(shí)現(xiàn) 這些功能將要使用的IP 核。此階段將接影響了SOC 內(nèi)部的架構(gòu)及各模塊間互 動(dòng)的訊號，及未來產(chǎn)品的可靠性。 決定模塊之后，可以用VHDL 或Verilog 等硬件描述語言實(shí)現(xiàn)各模塊的設(shè) 計(jì)。接著，利用VHDL 或Verilog 的電路仿真器，對設(shè)計(jì)進(jìn)行功能驗(yàn)證（function simulation，或行為

8、驗(yàn)證 behavioral simulation）。 注意，這種功能仿真沒有考慮電路實(shí)際的延遲，但無法獲得精確的結(jié)果。 3邏輯綜合 ：確定設(shè)計(jì)描述正確后，可以使用邏輯綜合工具（synthesizer）進(jìn)行綜合。 綜合過程中，需要選擇適當(dāng)?shù)倪壿嬈骷欤╨ogic cell library），作為合成邏輯 電路時(shí)的參考依據(jù)。 硬件語言設(shè)計(jì)描述文件的編寫風(fēng)格是決定綜合工具執(zhí)行效率的一個(gè)重要 因素。事實(shí)上，綜合工具支持的HDL 語法均是有限的，一些過于抽象的語法 只適于做為系統(tǒng)評估時(shí)的仿真模型，而不能被綜合工具接受。 邏輯綜合得到門級網(wǎng)表。 4門級驗(yàn)證（Gate-Level Netlist Verif

9、ication）： 門級功能驗(yàn)證是寄存器傳輸級驗(yàn)證。主要的工作是要確認(rèn)經(jīng)綜合后的電路 是否符合功能需求，該工作一般利用門電路級驗(yàn)證工具完成。 注意，此階段仿真需要考慮門電路的延遲。 5布局和布線 ：布局指將設(shè)計(jì)好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布 線則指完成各模塊之間互連的連線。 注意，各模塊之間的連線通常比較長，因此，產(chǎn)生的延遲會嚴(yán)重影響SOC 的性能，尤其在0.25 微米制程以上，這種現(xiàn)象更為顯著。EDA設(shè)計(jì)流程： 設(shè)計(jì)創(chuàng)意 + 仿真驗(yàn)證集成電路芯片設(shè)計(jì)過程框架From 吉利久教授是功能要求行為設(shè)計(jì)（HDL）行為仿真綜合、優(yōu)化網(wǎng)表時(shí)序仿真布局布線版圖后仿真否是否否是Sign

10、 off設(shè)計(jì)業(yè)典型FPGA應(yīng)用設(shè)計(jì)流程系統(tǒng)設(shè)計(jì)算法設(shè)計(jì)RTL設(shè)計(jì)系統(tǒng)驗(yàn)證算法驗(yàn)證RTL驗(yàn)證邏輯綜合布局布線后仿真數(shù)據(jù)流下載硬件驗(yàn)證本課重點(diǎn)！基于HDL的FPGA/CPLD設(shè)計(jì)流程文本編輯器圖形編輯器生成HDL源程序HDL綜合器邏輯綜合、優(yōu)化FPGA/CPLD布局布線/適配器自動(dòng)優(yōu)化、布局、布線/適配編程器/下載電纜編程、下載測試電路FPGA/CPLD器件和電路系統(tǒng)HDL 行為仿真仿真器 功能仿真 時(shí)序仿真 HDL源程序網(wǎng)表文件(EDIF,XNF,VHDL.)熔絲圖、SRAM文件、VHDL/Verilog網(wǎng)表25CPLD/FPGA 設(shè)計(jì)流程26FPGA/CPLD設(shè)計(jì)流程(1)(2)(4)(5)(

11、3)設(shè)計(jì)要求設(shè)計(jì)輸入功能仿真綜合布局布線時(shí)序分析時(shí)序仿真編程、配置設(shè)計(jì)修改(6)(7)全編譯27（3） Synthesis - Translate Design into Device Specific Primitives - Optimize Design to Meet Required Area & Performance ConstraintsDesign Specification（4） Place & Route - Map Primitives to Specific Locations Inside Target Technology with Reference to Ar

12、ea & Performance Constraints - Specify Routing Resources to Be Used（1） Design Entry/RTL Coding - Behavioral or Structural Description of Design（2） Function Simulation - Verify Logic Model & Data Flow (No Timing Delays) LEM512M4KI/OCPLD/FPGA 設(shè)計(jì)流程28（5） Timing Analysis - Verify if Design Meets Timing P

13、erformance Specifications（6） Timing Simulation - Verify if the logic function and timing performance are correct (With Timing Delays) （7） PCB Simulation & Test - Simulate Board Design - Program & Test Device on Board tclk幾乎所有這些步驟可由 EDA 工具自動(dòng)完成! 設(shè)計(jì)人員只需簡單地以適當(dāng)?shù)脑O(shè)計(jì)輸入方式來描述其設(shè)計(jì).CPLD/FPGA 設(shè)計(jì)流程 EDA工具的兩個(gè)主要功能是：綜

14、合和仿真。 綜合(Synthesis)就是將用比較高級別的抽象 自動(dòng)地轉(zhuǎn)到更低級別抽象的一種方法。 綜合轉(zhuǎn)換（翻譯）優(yōu)化。 事實(shí)上，設(shè)計(jì)過程中的每一步都可稱為一個(gè)綜合環(huán)節(jié)。設(shè)計(jì)過程通常從高層次的行為描述開始，以最低層的結(jié)構(gòu)描述結(jié)束，每個(gè)綜合步驟都是上一層次的轉(zhuǎn)換。綜合、仿真綜合器能夠自動(dòng)將一種設(shè)計(jì)表示形式向另一種設(shè)計(jì)表示形式轉(zhuǎn)換的計(jì)算機(jī)程序，或協(xié)助手工轉(zhuǎn)換的程序。綜合器和編譯器相類似，但又有區(qū)別。(a) 軟件語言設(shè)計(jì)目標(biāo)流程為ASIC設(shè)計(jì)提供的電路網(wǎng)表文件綜合器與編譯器的區(qū)別(1)軟件程序編譯器COMPILERCPU指令/二進(jìn)制數(shù)據(jù)代碼：010010 1100C/ASM程序(b) 硬件描述語言

15、設(shè)計(jì)目標(biāo)流程硬件描述語言綜合器SYNTHESIZERVHDL/Verilog程序 編譯器將軟件程序翻譯成某種特定的CPU機(jī)器代碼，這種代碼不代表硬件結(jié)構(gòu)，更不能改CPU的硬件結(jié)構(gòu)，只能被動(dòng)的為某特定的硬件電路結(jié)構(gòu)所利用。只是機(jī)械式的一一對應(yīng)的翻譯。綜合器與編譯器區(qū)別（2）(a) 軟件語言設(shè)計(jì)目標(biāo)流程軟件程序編譯器COMPILERCPU指令/二進(jìn)制數(shù)據(jù)代碼：010010 1100C/ASM程序 綜合器則不同，綜合器轉(zhuǎn)化（翻譯）的目標(biāo)是底層電路結(jié)構(gòu)網(wǎng)表文件，它不依賴于任何特定硬件環(huán)境，能輕易的移植到任何通用硬件環(huán)境中。具有明顯的能動(dòng)性和創(chuàng)造性，不是機(jī)械式的一一對應(yīng)的翻譯，而是根據(jù)設(shè)計(jì)庫、工藝庫以及

16、預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的形成。HDL綜合器綜合器與編譯器的區(qū)別（3）HDL程序工藝庫約 束網(wǎng) 表綜合工具和要點(diǎn)綜合是把 Verilog HDL源代碼通過綜合工具， 轉(zhuǎn)變?yōu)橄鄳?yīng)工藝的門級邏輯表示的一個(gè)過程；在綜合之前， Verilog HDL源代碼的風(fēng)格必須 經(jīng)過嚴(yán)格檢查，僅僅符合語法不一定能綜合；不同的綜合工具性能有差別，支持的Verilog HDL源代碼的語法集合和風(fēng)格也略有差別。綜合工具必須在已知基本邏輯單元庫的前提 下，才能進(jìn)行綜合。仿真(Simulation)就是計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫對EDA設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯(cuò)誤。主要有以下三類仿真

17、：行為仿真：利用HDL仿真器(如ModelSim)對頂層系統(tǒng)的行為模型進(jìn)行仿真測試，檢查模擬結(jié)果，繼而進(jìn)行修改和完善。（前仿真）功能仿真：直接對HDL描述或其他描述形式的邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過程，仿真過程不涉及任何具體器件的硬件特性。（綜合前仿真、前仿真）時(shí)序仿真：就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中以包含了器件硬件特性參數(shù)，因而，仿真精度高。 （綜合后仿真）仿 真抽象級別和綜合與仿真的關(guān)系前仿真 ：即 RTL級仿真，檢查有關(guān)模塊邏輯執(zhí)行步驟是否正確。邏輯綜合：把RTL級模塊轉(zhuǎn)換成門級 。 后仿真：用門級模型做驗(yàn)證，檢查門的互連邏輯其功能是否正確

18、。布局布線： 在門級模型的基礎(chǔ)上加上了布線延時(shí)布局布線后仿真：與真實(shí)的電路最接近的驗(yàn)證。一般ASIC設(shè)計(jì)流程系統(tǒng)規(guī)格說明(System Specification)。分析并確定整個(gè)系統(tǒng)的功能、要求達(dá)到的性能、物理尺寸，確定采用何種制造工藝、設(shè)計(jì)周期和設(shè)計(jì)費(fèi)用。建立系統(tǒng)的行為模型，進(jìn)行可行性驗(yàn)證。系統(tǒng)劃分(System Division)將系統(tǒng)分成各個(gè)功能子模塊，給出子模塊之間信號的連接關(guān)系。驗(yàn)證各個(gè)功能模塊的行為模型，確定系統(tǒng)關(guān)鍵時(shí)序。版圖設(shè)計(jì)(Layout Verification)。版圖設(shè)計(jì)是將邏輯設(shè)計(jì)中的每一個(gè)邏輯元件、電阻、電容等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息?？?/p>

19、手工或自動(dòng)進(jìn)行版圖規(guī)劃(Floorplanning)、布局(Placement)、布線(Routing)。這一步涉及邏輯到物理實(shí)現(xiàn)的映射，又稱物理設(shè)計(jì)(Physical Design)。版圖驗(yàn)證(Layout Verification)。版圖設(shè)計(jì)完成以后進(jìn)行版圖驗(yàn)證，主要包括：版圖原理圖比對(LVS)、設(shè)計(jì)規(guī)則檢查(DRC)、電氣規(guī)則檢查(ERC)。在手工版圖設(shè)計(jì)中，這是非常重要的一步。自頂向下的設(shè)計(jì)自頂向下設(shè)計(jì)的結(jié)構(gòu)分解圖采用自頂向下的設(shè)計(jì)方法有如下優(yōu)點(diǎn)： (1) 自頂向下設(shè)計(jì)方法是一種模塊化設(shè)計(jì)方法。 (2) 由于高層設(shè)計(jì)同器件無關(guān)，可以完全獨(dú)立于目標(biāo)器件的結(jié)構(gòu)，因此在設(shè)計(jì)的最初階段，設(shè)計(jì)

20、人員可以不受芯片結(jié)構(gòu)的約束，集中精力對產(chǎn)品進(jìn)行最適應(yīng)市場需求的設(shè)計(jì)，從而避免了傳統(tǒng)設(shè)計(jì)方法中的再設(shè)計(jì)風(fēng)險(xiǎn)，縮短了產(chǎn)品的上市周期。 (3) 由于系統(tǒng)采用硬件描述語言進(jìn)行設(shè)計(jì)，可以完全獨(dú)立于目標(biāo)器件的結(jié)構(gòu)，因此設(shè)計(jì)易于在各種集成電路工藝或可編程器件之間移植。 (4) 適合多個(gè)設(shè)計(jì)者同時(shí)進(jìn)行設(shè)計(jì)。 自頂向下的設(shè)計(jì)1.4 數(shù)字系統(tǒng)實(shí)現(xiàn)方法產(chǎn)品設(shè)計(jì)主要考慮因素：設(shè)計(jì)可行性產(chǎn)品功能產(chǎn)品成本FPGA 還是 ASICFPGA 哪家產(chǎn)品產(chǎn)品型號開發(fā)時(shí)間FPGA設(shè)計(jì)1、FPGA設(shè)計(jì)的設(shè)計(jì)方法：原理圖設(shè)計(jì)程序設(shè)計(jì)（文本設(shè)計(jì)）狀態(tài)機(jī)設(shè)計(jì)IP模塊使用數(shù)字系統(tǒng)集成化的主要方法：數(shù)字系統(tǒng)集成化的主要方法：原理框圖是通過一個(gè)

21、設(shè)計(jì)實(shí)體內(nèi)部各個(gè)組成部件的互連來描述系統(tǒng)的內(nèi)部組成及其相互之間的關(guān)系的一種圖形表示模型。程序設(shè)計(jì)法主要采用硬件描述語言進(jìn)行設(shè)計(jì)，目前主要有ABEL、VHDL、Verilog、systemC和system Verilog等語言。狀態(tài)機(jī)設(shè)計(jì)利用EDA軟件，在可視化圖形狀態(tài)描述中，生成需要的VHDL或Verilog語言。數(shù)字系統(tǒng)集成化的主要方法：IP模塊使用采用設(shè)計(jì)好的模塊進(jìn)行系統(tǒng)搭建，快速地完成設(shè)計(jì)；可對模塊的部分功能和端口進(jìn)行修改，再進(jìn)行相應(yīng)的使用。IP即是Intellectual Property典型的IP核虛擬器件：門級和寄存器級的HDL代碼微處理核MPU，DSP核，Memory核虛擬接口：

22、系統(tǒng)級代碼Ethernet，USB，PCI，IEEE1394數(shù)字系統(tǒng)集成化的主要方法：2、FPGA的發(fā)展可編程邏輯器件(PLD) 可編程邏輯陣列 (PLA) 可編程陣列邏輯 (PAL) Xilinx的FPGAAltera的CPLD早期FPGA數(shù)字系統(tǒng)集成化的主要方法：3、FPGA設(shè)計(jì)的器件FPGA:(Field Programmable Gate Array)使用和CPLD不同的結(jié)構(gòu)設(shè)計(jì)方式以寄存器居多，其密度在5K以上管腳數(shù)較多Routing復(fù)雜，非固定式，延遲時(shí)間較長FPGA的架構(gòu)SRAM Base 可重復(fù)燒錄，但須外接電源Anti-fuse 只能燒錄一次，保密性好數(shù)字系統(tǒng)集成化的主要方法

23、：FPGA結(jié)構(gòu)圖 主要有可編程輸入/輸出單元、基本可編程邏輯單元、內(nèi)嵌SRAM、布線資源、底層嵌入功能單元和內(nèi)嵌專用單元等 。數(shù)字系統(tǒng)集成化的主要方法：FPGA結(jié)構(gòu)的主體CLB數(shù)字系統(tǒng)集成化的主要方法：ASIC設(shè)計(jì)全定制設(shè)計(jì)利用集成電路的最基本設(shè)計(jì)方法,對集成電路中所有的元器件進(jìn)行精工細(xì)作的設(shè)計(jì)方法。 半定制設(shè)計(jì)采用基于標(biāo)準(zhǔn)庫的設(shè)計(jì)，將預(yù)先設(shè)計(jì)好的稱為標(biāo)準(zhǔn)單元的邏輯單元 ，按照某種特定的規(guī)則排列，與預(yù)先設(shè)計(jì)好的大型單元一起組成ASIC。 數(shù)字系統(tǒng)集成化的主要方法：COMS反相器原理圖與標(biāo)準(zhǔn)庫COMS反相器原理圖COMS反相器標(biāo)準(zhǔn)庫（0.35）數(shù)字系統(tǒng)集成化的主要方法：基于標(biāo)準(zhǔn)單元庫的數(shù)字集成電

24、路版圖SOC設(shè)計(jì)SOC（system on chip）系統(tǒng)集成芯片;SOC是在ASIC的基礎(chǔ)上發(fā)展起來的，與一般ASIC相比，具有很多獨(dú)特的優(yōu)點(diǎn)，不再是功能單一的單元電路，而是一個(gè)有某種應(yīng)用目的的單片電子系統(tǒng)SOC是21世紀(jì)微電子技術(shù)領(lǐng)域在芯片級上的必然發(fā)展方向就是集成電路（IC）向集成系統(tǒng)（Integrated System），數(shù)字系統(tǒng)集成化的主要方法：數(shù)字系統(tǒng)集成化的主要方法：SOC典型系統(tǒng)數(shù)字系統(tǒng)集成化的主要方法：SOC典型系統(tǒng)特點(diǎn)：SoC芯片的結(jié)構(gòu)通常以總線結(jié)構(gòu)（單總線/多總線）為主，目前存在多種片上總線規(guī)范（如：AMBA、CoreConnect、WishBone等）相互競爭，其技術(shù)要

25、求與一般計(jì)算機(jī)的總線有類似之處，也有不同之處。SoC芯片以MPU/MCU/DSP為核心，通過總線與其它模塊相互連接，實(shí)現(xiàn)數(shù)據(jù)交換和通訊控制等功能，形成一個(gè)完整的計(jì)算機(jī)系統(tǒng)。軟件存儲在Flash ROM等非易失ROM中，由MPU/MCU/DSP解釋、執(zhí)行，完成相應(yīng)的處理功能。數(shù)字系統(tǒng)集成化的主要方法：SOC典型系統(tǒng)特點(diǎn)：SoC芯片是一個(gè)軟/硬件統(tǒng)一的產(chǎn)物，根據(jù)需要，一部分功能可以由硬件實(shí)現(xiàn)，另一部分功能可以由軟件實(shí)現(xiàn)，設(shè)計(jì)時(shí)需要考慮軟/硬件功能劃分的問題。在SOC芯片中，也可以加入ADC、DAC、電源管理等模擬集成電路，或Tranceiver（收發(fā)器）等射頻集成電路。因此，SoC芯片是也可以說是

26、一個(gè)數(shù)/?；旌想娐返男酒?。數(shù)字系統(tǒng)集成化的主要方法：ESL設(shè)計(jì)電子系統(tǒng)級設(shè)計(jì)ESL設(shè)計(jì)是能夠讓SoC設(shè)計(jì)工程師以緊密耦合方式開發(fā)、優(yōu)化和驗(yàn)證復(fù)雜系統(tǒng)架構(gòu)和嵌入式軟件的一套方法學(xué)。ESL設(shè)計(jì)還提供下游寄存器傳輸級(RTL)實(shí)現(xiàn)的驗(yàn)證基礎(chǔ)。數(shù)字系統(tǒng)集成化的主要方法：ESL設(shè)計(jì)與驗(yàn)證框架1.5集成化設(shè)計(jì)發(fā)展趨勢高密度、高速度和高帶寬方向發(fā)展大容量、低成本、低價(jià)格方向發(fā)展低電壓、低功耗的節(jié)能環(huán)保發(fā)展集成化設(shè)計(jì)發(fā)展趨勢4.SOC/NOC以及可編程片上系統(tǒng)SOPCSOC設(shè)計(jì)思想:單片上集成很多功能部件,缺點(diǎn)是通信節(jié)點(diǎn)過多，帶來通信帶寬、速度、功耗等諸多問題。芯片cpu內(nèi)存外設(shè)其他控制及運(yùn)算單元其他部件關(guān)鍵：IP core的設(shè)計(jì)和交易集成化設(shè)計(jì)發(fā)展趨勢NOC的設(shè)計(jì)思路：在soc的基礎(chǔ)上，解決通信帶寬問題，加入路由器進(jìn)行通信管理，提高系統(tǒng)性能。集成化設(shè)計(jì)發(fā)展趨勢SOPC(可編程的片上系統(tǒng)):是A