1、實驗二十進制計數(shù)器實驗該實驗將使用Verilog硬件描述語言在DE2-70開發(fā)平臺上設計一個基本時序邏輯電路1位十進制計數(shù)器。通過這個實驗，讀者可以了解使用Quartus工具設計硬件的基本流程以及使用QuartusII內(nèi)置的工具進行仿真的基本方法和使用SignalTapII實際觀察電路運行輸出情況。SignalTapII是Quartus工具的一個組件，是一個片上的邏輯分析儀，可以通過JTAG電纜將電路運行的實際輸出傳回Quartus進行觀察，從而省去了外界邏輯分析儀時的很多麻煩。實驗步驟3.1建立工程并完成硬件描述設計打開QuartusII工作環(huán)境，如圖3-1所示。NevProjectViza

2、rd:IntroductionTheNewProjectWizardhelpsyoucreateanewprojectandpreliminaryprojectsettings,includingthefollowing:ProjectnameanddirectoryNameofthetop亡亡1designentityProjectfilesandlibrariesTargetd已vicefamilyanddevic已EDAtoolsettingsYoucanchanqethesettinqsforanexistinqproiectand$口ecifyadditional口roiect-wi

3、desetti門口$withtheSettingscommand(Assignmentsmenu).YoucanusethevariouspagesoftheSettingsdialogboxtoaddfunctionalitytotheproject.廠遼EiHF希云A用2而?皿斤首首啦圖3-1QuartusII工作環(huán)境界面點擊菜單項File-NewProjectWizard幫助新建工程。參看圖3-2。取消|圖3-2選擇NewProjectWizard打開Wizard之后，界面如圖3-3所示。點擊Next，如圖3-3。第23頁共208頁實驗二十進制計數(shù)器實驗實驗二十進制計數(shù)器實驗實驗二十進制

4、計數(shù)器實驗第 頁共208頁第 頁共208頁第 頁共2O8頁圖3-3NewProjectWizard界面輸入工程工作路徑、工程文件名以及頂層實體名。這次實驗會幫助讀者理解頂層實體名和工程名的關(guān)系，記住目前指定的工程名與頂層實體名都是CounterlO，輸入結(jié)束后，如圖3-4所示。點擊Next。圖3-4輸入設計工程信息4.添加設計文件。界面如圖3-5所示。如果用戶之前已經(jīng)有設計文件（比如.v文件）。那么再次添加相應文件，如果沒有完成的設計文件，點擊Next之后添加并且編輯設計文件。圖3-5添加設計文件5.選擇設計所用器件。由于本次實驗使用Altera公司提供的DE2-70開發(fā)板，用戶必須選擇與DE

5、2-70開發(fā)板相對應的FPGA器件型號。在Family菜單中選擇CycloneII，Package選FBGA，PinCount選896，Speedgrade選6,確認Availabledevices中選中EP2C70F896C6,如圖3-6。圖3-6選擇相應器件6.設置EDA工具。設計中可能會用到的EDA工具有綜合工具、仿真工具以及時序分析工具。本次實驗中不使用這些工具，因此點擊Next直接跳過設置。如圖3-7。圖3-7設置EDA工具查看新建工程總結(jié)。在基本設計完成后，QuartusII會自動生成一個總結(jié)讓用戶核對之前的設計，如圖3-8所示，確認后點擊Finish完成新建。圖3-8新建工程總結(jié)

6、在完成新建后，QuartusII界面中ProjectNavigator的Hierarchy標簽欄中會出現(xiàn)用戶正在設計的工程名以及所選用的器件型號，如圖3-9所示。ProjectNavigator亠xEntity備CycloneII：EF2C70F896C6CounterlO圖3-9觀察正在設計的工程培養(yǎng)良好的文件布局。點擊菜單項Assignments-Device,選中CompilationProcessSettings選項卡，勾上右邊的SaveProjectoutputfilesinspecifieddirectory，輸入路徑（一般為debug或者release）,如圖3-10所示。注意：

7、使用相對路徑Arelease,以便將工程文件拷貝在不同的PC機上運行。圖3-10指定單獨的編譯結(jié)果文件目錄（相對路徑）添加所需設計文件。點擊菜單項File-New或者點擊圖標口新建一個設計文件，選擇VerilogHDLFile,如圖3-11所示，點擊0K。建立Verilog源代碼文件。圖3-11選擇設計文件類型輸入如下VerilogHDL語言的設計代碼：moduleCounter(iclk,rst_n,q，overflow)；inputiclk;inputrst_n;outputreg3:0q;outputoverflow;always(posedgeiclkornegedgerst_n)be

8、ginif(rst_n)q=4h0;elsebeginif(4h9=q)q=4h0;elseqSave、點擊圖標或者使用快捷鍵Ctrl+S保存設計,如圖3-12所示。給設計文件命名Counter，與模塊名相同，注意不是CounterlO,點擊保圖3-12保存設計文件.尹11.分析與綜合。點擊菜單項Processing-start-StartAnalysis&Synthesis、點擊圖標.券析與綜合Ctrl+KAiLiilysis&-亦1讓衣ToolsWindowHelp郭-WDEC0DE_38,vCtrl+LSt魚rtStartCompilationlj/|ArLalyzeCijitentFi

9、le:1Ctrl+Shift+C-StartAiLiEilysisftEl：borationHgtdpFrIj匚EEElTLgUfidaMemoryIniti：=lLizatiorLFile曾CompilationRep:rtCtrl+RSt：=LrtF：=lt+itionMerge分析與綜合完成后，編譯出錯，錯誤原因如圖3-14所示。圖3-13執(zhí)行startAnalysis&Synthesis（開始分析與綜合）JJTqtQ:+*it*”*）/*A-+Jt+A+Adt*A-+itit+A-+A-A-ir*田QInfo:RunningpartusIIAnalysisSynthesis,.iInf

10、o:CcniziiBnd:quartus_map-read_3e11ings_zi1es=cn-write_3ettii1e3=offCounterlO-cCounter-lCi田,iInfo-:Found1designu口ins,including1ent.itiesFinsourcefileCounter-vError;Top-leveldesignenrityirCounter10n,isuridefined田Error:QuartusIIAnalysis&STithesiswasunsuccessful.1error,0warnings圖3-14分析與綜合錯誤原因頂層實體Counter

11、10未在源碼中定義，必須更改頂層實體為Counter，這在多文件的工程中經(jīng)常需要用到。將左側(cè)的ProjectNavigator切到Files標簽，對著Counter.v文件右擊，選擇SetasTop-LevelEntity，如圖3-15。圖3-15重新指定頂層實體重新執(zhí)行分析與綜合，結(jié)果如圖3-16，出現(xiàn)了12個警告，這是因為qsf文件中記錄的頂層實體在這一步執(zhí)行時還未更新。圖3-16分析與綜合結(jié)果（第二次執(zhí)行）如果再次執(zhí)行分析與綜合，無論你是否刪掉原先的編譯結(jié)果，都會完全成功，如圖3-17圖3-17分析與綜合結(jié)果（第三次執(zhí)行）3.2電路仿真功能仿真。它是為了檢查設計是否在理論上達到預期功能，

12、該仿真不考慮期間實際物理特性。首先創(chuàng)建仿真輸入波形文件。仿真時需要對頂層實體的輸入管腳提供激勵信號，在Quartus軟件中可以通過波形文件方便的輸入。點擊菜單項File-New-VectorWaveformFile，如圖3-18所示。實驗二十進制計數(shù)器實驗實驗二十進制計數(shù)器實驗第 頁共208頁第 頁共208頁圖3-18創(chuàng)建波形文件添加信號結(jié)點。在空波形文件中點擊右鍵，如圖3-19進行選擇（或者直接雙擊）。CompilaticinReport-FlowSummcA氾淮矍涎淚普豆滙羅進X?圖3-19添加結(jié)點右鍵菜單單擊InsertNodeorBus后，出現(xiàn)如圖3-20所示對話框。圖3-20添加結(jié)點

13、對話框選擇NodeFinder按鈕可以從結(jié)點列表中選擇我們需要的，而避免一個一個輸入結(jié)點的麻煩。圖3-21NodeFinder對話框Fitter選擇Pin:all,點擊List按鈕。出現(xiàn)如圖3-22所示的結(jié)點列表。圖3-22結(jié)點列表將所有結(jié)點加入右側(cè)SelectNodes欄中。完成后如圖簡單起見,可以直接點按鈕3-23所示。點擊OK按鈕確認。圖3-23添加結(jié)點到右側(cè)點擊OK后返回添加結(jié)點對話框。如圖3-24所示。圖3-24添加結(jié)點后的對話框點擊OK確定，波形文件將如圖3-25所示。觀Counter,v迅Waveforml.vwP,CompilationReport-FlowSummaryA包塞

14、.屠除兎Q開PpslOfns20.0ns30.0nsi二5ILS:k0f:1Valu.17.5.圖3-25波形文件實驗二十進制計數(shù)器實驗實驗二十進制計數(shù)器實驗第 頁共208頁第 頁共208頁將iclk設為方波。右擊iclk信號，選擇value-clock.，如圖3-26所示。i:1kA0_z1CuiCtrl+X田q字py:Ctrl+C10rPaste：DeleteDelSelectEntireWaveformnterv：ilInserty：LuegtrQtchorCompressWavefcrmTilterv：il.Utrl+Alt+SGroupingOffsetWaveform工literv

15、：=JCtrl+Alt+OIlisplayF口匕世aUniniti：LizedQJ)Ctrl+Alt+UNodesForcingUnknownCtrl+Alt+XForcingLow電)Ctrl+Alt+OGroupandBusBitOrder卜ForcingHitrh(1,)Ctrl+Alt+1LocateHighImped：rLce辺Ctrl+Alt+ZWeakUnknown(tjCtrl+Alt+WZoomWeak5,E)Ctrl+Alt+LFroperties.WeakHighQ)Ctrl+Alt+HDoi/tC:=lte(DC)Ctrl+Alt+DInvertl：trl+Alt+IC

16、oiultValue.Ctrl+Alt+VClock.Ctrl+Alt+KAritraryValue：Ctrl+Alt+BRandomValues.Ctrl+Alt+JLSettings,選中SimulatorSettings選項卡，出現(xiàn)圖3-31所示對話框。在Simulationmode中選擇FunctionalSimulationinput選擇剛才建立的波形文件，完成后點擊OK。圖3-31仿真模式設置對話框點擊菜單項Processing-GenerateFunctionalSimulationNetlist,產(chǎn)生功能仿真所需的網(wǎng)表，參看圖3-32。完成后結(jié)果顯示如圖3-33。!_?O_Ts

17、itorial/CounteriO/Countfix10-CcimtFrocessingToolsWindowHelpFroctjEsingCtrl+Shit+CtartCompilationATL：ilyEeCiiii_*irLtFileCtrl+LUfidateMemoryIniti：=ilizatiunFileCumpilationReportCtrl+RStartCompilation.andSimulationCtfl+Shit+KGerLerateFimcti口nalSimulationITetlist鑒StartSimillationCtrl+I圖3-32生成功能仿真網(wǎng)表的操作菜

18、單項：l實驗二十進制計數(shù)器實驗實驗二十進制計數(shù)器實驗實驗二十進制計數(shù)器實驗第 頁共208頁第 #頁共208頁第 頁共208頁圖3-33功能仿真網(wǎng)表產(chǎn)生結(jié)果顯示圖點擊菜單項Processing-StartSimulation或工具按鈕啟動功能仿真。如圖3-34,完成后結(jié)果顯示如圖3-35。仿真菜單項與按鈕V：=iliie17.53Ctrl+IStartSimiilati】皿nlationVavefora隔CompilationReport-FlowSurrToolsWindowHelp7f.i_Tu+orial/Coxmter1H/Counter10-Counter10_imiReport_$包

19、！1.包1：a.teFutlctiEimulidtlWmtliwtgtopFroceEsingCtrl+Shift+6Start卜millationmode:Futlctig：alSi：=Q_tCompilation:uidSimiilationCttl+Shift+K17.525ns松|ArLly控Cm-rentFileUpd：=LMemoryIniti：=lLizatiorLFileasterTimeBar:Sirrnil:ionDebiig!StartCompilationCtrl+LCompilationRepurtCtrl+R圖3-34仿真菜單項與按鈕個綠圖3-35仿真結(jié)果配置引腳。仿真完成后，確認功能正確后，可以進行分配引腳的操作。根據(jù)所提供的DE2-70用戶指導手冊，將計數(shù)器的q輸出配置到DE2-70開發(fā)板的4LED(LEDG3-LEDG0)上,overflow接LEDG4,rst_n接KEY0,clk接開關(guān)SW0。(參丄/rt人丄/FTTI、-wjhV?ptc.圖3-36分配引腳圖注意：clock相關(guān)：DE2_70開發(fā)板沒有辦法直接輸出低頻方波，使用開關(guān)手動控制。完成引腳分配后，全編譯文件。點擊菜單項Processing-startcom