1、5.5.1 可編程邏輯器件 (PLD)(Programmable Logic Device)一、PLD的基本結(jié)構(gòu)和分類(一) 基本結(jié)構(gòu)輸入電路與門陣列或門陣列輸出電路輸入或項(xiàng)輸入項(xiàng)積項(xiàng)輸出1AAAAAAPLD的輸入緩沖電路5.5 可編程邏輯器件5.5.1 可編程邏輯器件 (PLD)(Programma(二) 分類1. 按可編程情況分分 類與陣列或陣列輸出電路出現(xiàn)年代PROM固定可編程固定70年代初PLA可編程可編程固定70年代中PAL可編程固定固定70年代末GAL可編程固定可組態(tài)80年代初（ispGAL）可編程固定可組態(tài)90年代初(二) 分類1. 按可編程情況分分 類與陣列或陣列輸出電路出(1

2、) PROM 可編程只讀存儲(chǔ)器I2 I1 I0O2 O1 O 0與陣列(固定)或陣列(可編程)缺點(diǎn)： 只能實(shí)現(xiàn)標(biāo)準(zhǔn) 與或式 芯片面積大 利用率低,不經(jīng)濟(jì)用途： 存儲(chǔ)器 函數(shù)表 顯示譯碼電路(Programmable Read Only Memory）(1) PROM 可編程只讀存儲(chǔ)器I2 I1 (2) PLA 可編程邏輯陣列I2 I1 I0O2 O1 O 0與陣列(可編程)或陣列(可編程)優(yōu)點(diǎn)： 與陣列、或陣列 都可編程 能實(shí)現(xiàn)最簡(jiǎn)與或式 缺點(diǎn)： 價(jià)格較高 門的利用率不高(Programmable Logic Array)(2) PLA 可編程邏輯陣列I2 I1 I0(3) PAL 可編程陣列

3、邏輯I2 I1 I0O2 O1 O 0與陣列(可編程)或陣列(固定)優(yōu)點(diǎn)： 速度高 價(jià)格低 采用編程器現(xiàn)場(chǎng) 編程 缺點(diǎn)： 輸出方式固定 一次編程(Programmable Array Logic)(3) PAL 可編程陣列邏輯I2 I1 I0(4) GAL 通用陣列邏輯I2 I1 I0O2 O1 O 0與陣列(可編程)或陣列(固定)優(yōu)點(diǎn)： 具有 PAL 的功能 采用邏輯宏單元 使輸出自行組態(tài) 功能更強(qiáng)，使用 靈活，應(yīng)用廣泛 (Generic Array Logic)(4) GAL 通用陣列邏輯I2 I1 I0O2. 按可編程和改寫(xiě)方法分PLD編程方式改寫(xiě)方法特點(diǎn)、用途第一代一次性掩模（廠家）不

4、能改寫(xiě)固定程序、數(shù)據(jù)、函數(shù)表、字符發(fā)生器第二代編程器(用戶)紫外光擦除先擦除，后編程第三代編程器(用戶)電擦除擦除、編程同時(shí)進(jìn)行第四代在系統(tǒng)可編程軟件直接在目標(biāo)系統(tǒng)或線路板上編程3. 按組合、時(shí)序分組合型 PAL組合電路PROM、 PLA時(shí)序電路時(shí)序型 PALGAL(也可實(shí)現(xiàn)組合電路)2. 按可編程和改寫(xiě)方法分PLD編程方式改寫(xiě)方法特點(diǎn)、用途第二、PLD的基本原理PROM的原理已在第三章介紹，不贅述(一) PAL的基本原理1. 基本門陣列結(jié)構(gòu)0 1 2 3 4 5 6 7 3101234567OI1輸 入 項(xiàng)第一乘積項(xiàng)控制三態(tài)輸出可編程與陣列固定或門二、PLD的基本原理PROM的原理已在第三章

5、介紹，不贅述(一2. PAL的異步I/O輸出結(jié)構(gòu)IOi1Ii013. PAL的寄存器輸出結(jié)構(gòu)OiCPIiDQQOED 觸發(fā)器的輸出端引入反饋, 能實(shí)現(xiàn)計(jì)數(shù)、移位等。2. PAL的異步I/O輸出結(jié)構(gòu)IOi1Ii013. PA4. 組合型 PAL0 1 2 3 4 5 6 7 3101234567O1I1IO2I2I3 (PAL 16L8)輸入變量：I1 I10， IO2 IO7 輸出變量：O1、 IO2 IO7、O8 4. 組合型 PAL0 1 2 3 4 5 6 7 5. 時(shí)序型 PAL0 1 2 3 4 5 6 7 3101234567O2CPIO1I1I2 DQQ OECP 控制 6個(gè)D

6、觸發(fā)器接受相應(yīng)或門輸出Q 經(jīng)緩沖反饋回與陣列，實(shí)現(xiàn)寄存功能。5. 時(shí)序型 PAL0 1 2 3 4 5 6 7 (二) GAL的基本原理 在PAL結(jié)構(gòu)的基礎(chǔ)上，采用輸出邏輯宏單元結(jié)構(gòu)構(gòu)成GAL。輸出邏輯宏單元 (OLMC Out Logic Cell) OLMC 有 5 種不同的輸出組態(tài) 5種輸出組態(tài)由結(jié)構(gòu)控制字來(lái)決定 通過(guò)編程對(duì)GAL芯片內(nèi)部的結(jié)構(gòu)控制字寄存器 進(jìn)行設(shè)置(二) GAL的基本原理 在PAL結(jié)構(gòu)的基礎(chǔ)上，1. 輸出邏輯宏單元 OLMCOECKI /O(n)01PTMUXDQQ01OMUXFMUX10110100AC0AC1(n)11100100TSMUXCKOEXOR(n)接鄰近

7、單元輸出I /O(m)VCCAC0AC1(n)AC1(m)接與陣列01兩個(gè)2選1數(shù)據(jù)選擇器兩個(gè)4選1數(shù)據(jù)選擇器乘積項(xiàng)數(shù)據(jù)選擇器輸出數(shù)據(jù)選擇器0組合輸出1寄存器輸出三態(tài)數(shù)據(jù)選擇器反饋數(shù)據(jù)選擇器反饋1. 輸出邏輯宏單元 OLMCOECKI /O(n)0PDQ2. FMUX的輸出與三個(gè)結(jié)構(gòu)控制字的關(guān)系OEI /O(n)01PTMUXDQQ01OMUXFMUX10110100AC0AC1(n)CKOEXOR(n)接鄰近單元輸出I /O(m)AC0AC1(n)AC1(m)AC0 AC1 (n) AC1 (m) FMUX的選擇 1 0 1 1 0 1 0 0 D 觸發(fā)器的 Q本單元輸出 I /O (n)

8、鄰近單元輸出 I /O (m) 地 2. FMUX的輸出與三個(gè)結(jié)構(gòu)控制字的關(guān)系OEI /O(n)3. OLMC 的輸出組態(tài)SYN AC0 AC1 (n)功 能 注 0 1 0寄存器輸出純時(shí)序輸出 0 1 1組合與寄存器輸出本宏單元為組合輸出，一個(gè)以上宏單元寄存器輸出 1 0 0純組合輸出無(wú)內(nèi)部反饋和使能控制 1 0 1純輸入方式輸入為I /O (m)三態(tài)門禁止 1 1 1組合輸出組合I /O 輸出,乘積項(xiàng)P1控制輸出使能3. OLMC 的輸出組態(tài)SYN AC0 AC1 (n4. GAL的主要特點(diǎn)(1) 通用性強(qiáng) 每一個(gè)OLMC均可組態(tài)成組合或時(shí)序電路 輸入引腳不夠時(shí)可將OLMC組合成輸入端 可構(gòu)成較復(fù)雜的時(shí)序電路(2) 100%可編程 可重復(fù)擦寫(xiě)上百次甚至萬(wàn)次, PAL為一次編程(3) 100%可測(cè)試(4) 隱含成本低 與原始成本大致相同4. GAL的主要特點(diǎn)(1) 通用性強(qiáng) 每一個(gè)OLMC5. 幾種常見(jiàn)的GAL器件型 號(hào)與陣列規(guī)模(乘積項(xiàng)輸入項(xiàng))OLMC最大輸出數(shù)特 點(diǎn)GAL1