1、【W(wǎng)ord版本下載可任意編輯】 FPGA的數(shù)字秒表設(shè)計(jì)與仿真 architecture Behavioral of topfile is signal clk:std_logic:=0; signal enableout:std_logic:=0; signal data0,data1,data2, data3,data4,data5:std_logic_vector（3 downto 0）：=“0000”; component abc port（clk:in std_logic; dout:out std_logic）； end component; component enable por

2、t（enablein:in std_logic; enableout:out std_logic）； end component; component highlevel port（rst,clk,clear:in std_logic; output1,output2,output3, output4,output5,output6:out std_logic_vector（3 downto 0）； carryout:out std_logic）； end component; component yima port（datainput:in std_logic_vector（3 downto

3、 0）； dataoutput: out std_logic_vector（6 downto 0）； end component; begin u0:abc port map（clkin,clk）； u1:enable port map（enablein,enableout）； u2:highlevel port map（enableout,clk,clear,data0,data1,data2,data3,data4,data5）； u3:yima port map（data0,dataout0）； u4:yima port map（data1,dataout1）； u5:yima port

4、 map（data2,dataout2）； u6:yima port map（data3,dataout3）； u7:yima port map（data4,dataout4）； u8:yima port map（data5,dataout5）； end Behavioral; 由于各個(gè)子模塊都已經(jīng)經(jīng)過驗(yàn)證無誤，并且頂層文件中不涉及復(fù)雜的時(shí)序關(guān)系，相當(dāng)于只是將各個(gè)模塊用導(dǎo)線連接起來，只要各個(gè)端口的連接對(duì)應(yīng)正確即可，所以不需寫專門的test bench開展驗(yàn)證。完成以上設(shè)計(jì)后，即可開展邏輯綜合，綜合無誤后開展管腳適配，生成。bit文件然后到實(shí)驗(yàn)板上測(cè)試。經(jīng)過反復(fù)多次測(cè)試，以上設(shè)計(jì)完全滿足了預(yù)期的設(shè)計(jì)指標(biāo)，開始/停止按鍵和清零按鍵都能準(zhǔn)確的控制秒表的運(yùn)行，七段顯示數(shù)碼管也能夠準(zhǔn)確的顯示計(jì)時(shí)結(jié)果。通過與標(biāo)準(zhǔn)秒表比照，該設(shè)計(jì)的計(jì)時(shí)誤差在0.03s以內(nèi)，而這其中也包括實(shí)驗(yàn)板上晶振由于長(zhǎng)期使用所帶來的誤差。 4 結(jié)束語 本文所介紹數(shù)字秒表設(shè)計(jì)方法，采用了當(dāng)下的EDA設(shè)計(jì)手段。在Xinlinx FPGA開發(fā)環(huán)境下，采用至上而下的模塊化設(shè)計(jì)方法，使得系統(tǒng)開發(fā)速度快、成本低、系統(tǒng)性能大幅度提升。通過實(shí)驗(yàn)驗(yàn)證，本文設(shè)計(jì)的數(shù)字秒表計(jì)時(shí)準(zhǔn)確、性能穩(wěn)定，可以很容易嵌入其他復(fù)雜的數(shù)字系統(tǒng)，充當(dāng)計(jì)時(shí)模塊。 利用EDA設(shè)計(jì)工具，結(jié)合基于FPGA的