課程設(shè)計任務(wù)系別：機與電子工程院通信

專業(yè)：電與學(xué)生姓名畢業(yè)論文設(shè)計）題目

學(xué)號基于FPGA的簡易子琴設(shè)計畢業(yè)論文設(shè)計）內(nèi)容設(shè)計一個易的八音符子琴,可通過按輸入來控制響。演奏時可選擇是手動（由鍵盤輸還是自動奏已存入的曲。能夠自動奏多首樂曲且每首樂曲重復(fù)演奏。畢業(yè)論文設(shè)計）要求應(yīng)完成的工：可從圖書、數(shù)據(jù)庫等上查找相關(guān)料，要求閱與課題相關(guān)資料篇以上。按內(nèi)容要及進度安排成表格、論等畢業(yè)設(shè)計務(wù)。進度1安2

畢業(yè)論文設(shè)計）各階名稱下達任務(wù),查閱文獻料初步提出計方案,完成開題告

起止日期12.26～2011.2.12.12011.3.6排

設(shè)計與實方案成中期檢要求完成畢業(yè)計任務(wù),完成畢業(yè)文的撰寫畢業(yè)論文閱,學(xué)生答辯

2011.3.6～2011.4.152011.4.15～2011.5.292011.5.29～2011.6.12應(yīng)收集的料、主要參文獻及實習(xí)點：1、與PGA相關(guān)資料；與VHDL相關(guān)的料；音樂知識面的資料；指導(dǎo)教師字:鄭大騰

系主任簽：月日

2010年12

月

日

年開題報告系別：術(shù)學(xué)生姓名指導(dǎo)教師

機電學(xué)院王春鄭大騰

學(xué)號職稱

專業(yè)：電信息科學(xué)與教授所選題目稱：基于的簡易子琴設(shè)計課題研究狀：我們生活一個信息時，各種電子品層出不窮作為一個電信息專業(yè)學(xué)生，了解些電子產(chǎn)品基本組成和計原理是十必要的，我們習(xí)的EDA相的理論知識而課程設(shè)計是對我們學(xué)的理論的實與鞏固。本計主要介紹是一個用超速硬件描述言VHDL設(shè)計的個具有若干能的簡易電琴，其理論礎(chǔ)來源于計機組成原的時鐘分頻。EDA術(shù)是在電子技術(shù)基礎(chǔ)上展起來的計機軟件系統(tǒng)是指以計機為工作平，融合了應(yīng)電子技術(shù)、算機技術(shù)、息處理及智能技術(shù)的最新果，進行電產(chǎn)品的自動計。用工具，電子計師可以從念、算法、議等開始設(shè)電子系統(tǒng)，量工作可以通計算機完成并可以將電產(chǎn)品從電路計、性能分到設(shè)計出IC圖或PCB版圖的整個程的計算機自動處理完。現(xiàn)在對EDA的概念范疇用得很。包括在機、電子、通、航空航天化工、產(chǎn)生物醫(yī)學(xué)軍事等各個域，都EDA應(yīng)用目前EDA技術(shù)已在大公司、企業(yè)單位和科教學(xué)部門廣使用。例如飛機制造過程，從設(shè)計、能測試及特分析直到飛模擬，都可涉及到EDA技。本文所指術(shù)，主要針電子電路設(shè)、PCB設(shè)計和設(shè)。課題研究的：本次設(shè)計的目的就是在掌握計算機組成原理理論的基礎(chǔ)上，了解EDA技術(shù)，掌握VHDL硬件描述言的設(shè)計方法和思想通過學(xué)習(xí)的VHDL語言結(jié)合電子路的設(shè)計知識理論聯(lián)系實際掌握所學(xué)的課程知識例如本課程設(shè)計就是基于所學(xué)的計算機原理中的時鐘分頻器和定時器的基礎(chǔ)之上的通過本課程設(shè)計達到鞏固和綜合運用計算機原理中的知識理論聯(lián)系實際鞏固所學(xué)理論知識并且提高自己通過所學(xué)理論分析、解決計算機實際問題的能力。課題研究容：基于平臺運用VHDL語言對簡電子琴的個模塊進行設(shè)計并使用EDA工具對各塊進行仿真證。本設(shè)計含如下三個模塊樂曲自動演模塊，音調(diào)生模塊，數(shù)分頻模塊，后把各個模塊合后，通過路的輸入輸對應(yīng)關(guān)系連起來。本課設(shè)計主要是利硬件描述語VHDL的設(shè)思想采用自頂向的方法劃分模塊來設(shè)簡易電子琴的幾個模塊通過課程設(shè)深入理解和握計算機的基知識，并且握課堂上所到的理論知，達到課程計的目的。課題研究劃：．進行電分析，通過電路析，確定整電路大概的模。．進行電分析，通過路分析，確定該電該具有那些能，有那些模塊，個模塊之間怎樣聯(lián)系的以及怎樣組的。．建立仿，通過對電的分析，我要確定仿真的結(jié)構(gòu)是怎樣的，使得真得以實現(xiàn)完成需求。．電路模的拼裝，組成一個電路．進行程設(shè)計，包裹程序，調(diào)試調(diào)試整個的路的功能，各個功能是能正常運行并找出程序的錯誤，改這些錯誤。．撰寫畢論文及答辯主要參考獻：[1]曹昕燕,周鳳EDA術(shù)實驗與程設(shè)計.京清華大學(xué)版社2006[2]張亦華,延明數(shù)字路入門.北:北京郵大學(xué)出版社2003[3］王英計算機組成結(jié)構(gòu)北京清華大學(xué)版社2007[4]楊剛,海燕.代電子技術(shù)—VHDL與數(shù)字系統(tǒng)設(shè).北京:電子業(yè)出版社2004[5]書莉、羅霞《可程邏輯設(shè)計術(shù)及應(yīng)用》[M].北京：民郵電出版，2001（第一版。[6]正謹(jǐn)、徐、章小麗等.《CPLD系統(tǒng)設(shè)計術(shù)入門與應(yīng)》[M].北京：電工業(yè)出版社2002年（一版）。[7]松黃繼業(yè).《EDA術(shù)實用教程》[M].北科學(xué)出版2002年（第一）。皖西學(xué)院本科畢業(yè)論文（設(shè)計）中期檢查表系別：術(shù)

機電學(xué)院

專業(yè)電子信息學(xué)與技畢業(yè)論文設(shè)計）題目基于FPGA易電子琴計學(xué)生姓名指導(dǎo)教師

王春鄭大騰

學(xué)號職稱

教授計劃完成間：2010.12.26～2011.6.12畢業(yè)論文設(shè)計）的進安排：收到任務(wù),閱相關(guān)文獻料初步提出計方案,成開題報（）設(shè)計與實施完成中期檢要求（4完成畢業(yè)計任務(wù),成畢業(yè)論的撰寫（5畢業(yè)論文閱,做答準(zhǔn)備

12.26～～～2011.4.15～～完成情況經(jīng)過前期查閱相關(guān)資和咨詢，基對課題有了一步的了解在了解設(shè)目的和相關(guān)容后我著手閱EDAFPGA、相關(guān)資料，了解關(guān)知識，基會操作應(yīng)用件。準(zhǔn)備工做好之后就始規(guī)劃設(shè)計思，目前已經(jīng)步設(shè)計出電琴的工作原圖，大體知我所設(shè)計的電琴是由三個本模塊組成它們分別樂曲自動演模塊，音調(diào)發(fā)生塊，數(shù)控分模塊，同時還對各個模進行了分析曲自動演奏模音調(diào)發(fā)生塊，數(shù)分頻模塊。論文初稿基本經(jīng)形成，有待進一加工修飾。指導(dǎo)教師見：年

月日備注：簡易電子琴的計學(xué)生姓名：王春

指導(dǎo)老師：鄭大騰摘本系統(tǒng)是用EDA技術(shù)設(shè)計的一簡易的八音電子琴，該統(tǒng)基于計算機時鐘分頻器原理，采用頂向下的設(shè)方法來實現(xiàn)它可以通過按鍵入來控制音。多功能電琴的設(shè)計是原有普通電琴的基礎(chǔ)上進行充的一個設(shè)。該電子琴設(shè)計大體可由三個模塊成，分別是電子發(fā)聲模塊、儲器模塊和擇控制模塊用超高速硬描述語言VHDL程可以實各個模塊的能。不僅能現(xiàn)彈琴和演的功能，它還能實復(fù)讀”功能，就可以存儲任一段音樂，且可以即時播放出來系統(tǒng)實現(xiàn)是硬件描述語VHDL按照模塊化式進行設(shè)計然后進行程、時序仿、總體整合本系統(tǒng)的功比較齊全，一定的現(xiàn)實使用價值。文中介紹電子琴系統(tǒng)整體的設(shè)計,并基于高速硬件描述語VHDL在相關(guān)的芯上編程實現(xiàn)。關(guān)字電子琴；EDAVHDL；音調(diào)發(fā)；現(xiàn)場可程邏輯器件；超高速硬件述語言VHDL電子琴系A(chǔ)bstract

；ThissystemisdesignedusingEDAtechnologyasimpleeight-notekeyboard,thesystemclockdividerbasedontheprincipleofthecomputer,top-downdesignmethodologytoimplement,itcanbecontrolledthroughtheinputaudio.Multi-functionkeyboardisdesignedtobeanordinarykeyboardintheoriginalexpansiononthebasisofadesign.Thedesignofthekeyboardingeneralconsistsofthreemodules,namelythekeyboardsoundmodules,memoryandselectthecontrolmodule.UltralanguageVHDLprogrammingofeachmodule.Notonlycanrealizethefunctionplayingandplaying,itcanachieve"repeat"function,canstoreanypieceofmusic,andreal-timeplayout.implementationistouselanguageVHDLmodularwaybydesign,thenprogramming,timingsimulation,integration.Thesystemfeaturesarelativelycomplete,thereisacertainvalue.Thispaperintroducestheoveralldesignofthekeyboardsystem,andbasedonlanguageVHDLinXilinx'sSpartanⅡ2sc200PQ208-5programming.Keyboard;EDA;VHDL;toneoccurred;fieldprogrammablelogicFPGA;ultralanguageVHDL;organsystems;目錄1

引

言...............................................................1.1設(shè)計的的.........................................................1.2設(shè)計的本內(nèi)容.....................................................2FPGA、簡介..................................................2.1FPGA工作理......................................................2.1.2的基本點..................................................2.2技.............................................................2.3硬件描語言——.................................................2.3.1的簡介.....................................................2.3.2語言的點.................................................2.3.3VHDL語言上操作條件...........................................2.3.4的設(shè)計程.................................................

音樂知識紹.........................................................簡易電子設(shè)計.......................................................4.1統(tǒng)設(shè)計的思路...................................................4.2序設(shè)計的程圖...................................................4.3易電子琴工作流程圖.............................................4.4易電子琴各模塊的設(shè)...........................................4.4.1樂自動演奏模................................................4.4.2音發(fā)生模塊.....................................................4.4.3數(shù)分頻模塊.....................................................4.4.4頂設(shè)計........................................................5系統(tǒng)仿真..............................................................6

結(jié)束語...............................................................致謝..................................................................參考文獻..............................................................附錄..................................................................

引

言我們生活一個信息高發(fā)達的時代各種各樣電產(chǎn)品層出不。對于廣大百姓來說，子琴可以說經(jīng)不再是什“新鮮玩意了，它現(xiàn)在作為種休閑和娛的產(chǎn)品早就出市面，面百姓，進入我們的生活。作一個電子信科學(xué)與技術(shù)業(yè)的學(xué)生，解這些電子品的基本的組成設(shè)計原理是分必要的們學(xué)習(xí)過計算機組成理論知識，而我所做課程設(shè)計正對我學(xué)習(xí)的論進行實踐鞏固。本設(shè)主要介紹的是一用超高速硬描述語言VHDL設(shè)計的一個有若干功能簡易電子琴集科學(xué)性，進性，創(chuàng)新，實用性于體，其理論礎(chǔ)源自于計算機成原理的時分頻器。1.1設(shè)的的本次設(shè)計目的就是在握計算機組原理理論相的基礎(chǔ)上，解EDA技術(shù)，掌握VHDL硬件描述言的設(shè)計方和思想，通學(xué)習(xí)的VHDL語言結(jié)合子電路的設(shè)知識理論聯(lián)實際，掌握學(xué)的課程知識，例如課程設(shè)計就基于所學(xué)的算機原理中時鐘分頻器定時器的基礎(chǔ)之的，通過本程設(shè)計，達鞏固和綜合用計算機原中的知識，論聯(lián)系實際，鞏所學(xué)理論知并且提高己通過所學(xué)論分析、解決計算相關(guān)的實際題的能力。1.2設(shè)的本容基于平臺運用VHDL語言對易電子琴的個模塊進行設(shè)計，使用工具對各模塊行仿真驗。本設(shè)計包如下三個模塊：樂自動演奏模，音調(diào)發(fā)生塊，數(shù)控分模塊，最后各個模塊整合后通過電路的入輸出對應(yīng)系連接起來1.3設(shè)方為了實現(xiàn)種有“自動放歌曲”和復(fù)讀”功能多功能簡易子琴，以下供兩種方案供參考：方案一：用單個的邏器件組合實。這樣雖然較直觀，邏輯器件分鮮明，思路比清晰，一了然，但是為元器件種、個數(shù)非常多，且過于復(fù)雜硬件電路也易引起系統(tǒng)精度不高、積過大等一系列不利因素。如八個不同音符是由八不同的頻率控制輸出發(fā)聲的而采用這個案需要運用同的分頻器對信號進行同程度的分頻。用儀器之多而易見。方案二采用VHDL語言程來實現(xiàn)電琴的各項功我這個系主要由電琴發(fā)聲模塊選擇控制模和儲存器模組成的。和案一相比較，方二就顯得比籠統(tǒng)，只是整個系統(tǒng)分了若干個小塊，卻不牽涉到體的硬件電。但是我們須看到使用高速硬件描語言VHDL的優(yōu)勢它不僅具良好的電路為描述和系描述的能力且通俗易懂。、、簡介2.1技術(shù)EDA（Automation）就是子設(shè)計自動，它是近幾年來迅發(fā)展起來的算機軟件、件和微電子術(shù)交叉運用現(xiàn)代電子科學(xué)，世紀(jì)90年代初CAD（算機輔助設(shè)、CAM計算機輔助制造CAT計算機輔測試、（計算機助工程）的念發(fā)展而來的技術(shù)是計算機為工平臺、以軟工具為開發(fā)境以硬件述語言為設(shè)語言、ASICApplicationIntegrated）為實現(xiàn)載的電子產(chǎn)品動化設(shè)計過。在EDA件平臺上根據(jù)原理或硬件描述言VHDL完成的設(shè)計文，自動的成邏輯編譯、化簡分割、綜合優(yōu)化、布局線、仿真、標(biāo)芯片的適編譯、邏輯映射編程下載等作；EDA技術(shù)是在子技術(shù)礎(chǔ)上發(fā)展來的計算軟件系統(tǒng)，指以計算機工作平臺，合了應(yīng)用電技術(shù)、計算機技、信息處理智能化技術(shù)最新成果，行電子產(chǎn)品自動設(shè)計。利用工具，電設(shè)計師可從概念、算、協(xié)議等開設(shè)計電子系統(tǒng)，量工作可以過計算機完，并可以將子產(chǎn)品從電設(shè)計、性能分析設(shè)計出IC版或版圖的個過程的計機上自動處完成。在現(xiàn)的電子設(shè)計域，隨著微子技術(shù)的迅的發(fā)展，無是電路設(shè)計、系設(shè)計還是芯設(shè)計，其設(shè)的復(fù)雜程度在不斷地增，而且電子產(chǎn)品新步伐也非的迅速。這一來，我們僅依靠傳統(tǒng)手工設(shè)計已經(jīng)不能滿足現(xiàn)在藝的要求，電子設(shè)計自化技術(shù)的發(fā)給電子系統(tǒng)設(shè)計來了革命性變化，大部設(shè)計工作都以在計算機借助EDA工具來完成?，F(xiàn)對的念或范疇用很寬。包括機械、電子、通信航空航天、工、礦產(chǎn)、物、醫(yī)學(xué)、事等各個領(lǐng)，都有EDA的應(yīng)用。目前術(shù)已在各公司、企業(yè)單位和科教學(xué)部門廣泛使用例如在飛機造過程中，設(shè)計、性能試及特性分直到飛行模擬，可能涉及到技術(shù)本文所指的技術(shù)，要針對電子電路設(shè)計PCB設(shè)計和IC設(shè)計。2.2關(guān)FPGA介紹2.2.1FPGA工原FPGA采用了輯單元陣列（Array）這樣一概念，內(nèi)部包括配置邏輯模CLBConfigurable、出輸入模塊IOB（InputBlock）和內(nèi)部連線）三個部分2.2.2FPGA的本點采用計ASIC電路(專集成電路)，用不需要投片產(chǎn)，就能得到用的芯片。FPGA可做其它全制或半定制ASIC電路的中試樣。FPGA內(nèi)部有豐富觸發(fā)器和IO腳。FPGA是電路中設(shè)計周最短、開發(fā)用最低、風(fēng)最小的器件之一。（5FPGA采用高速工藝，功耗低可以與CMOSTTL電平兼容。我們可以，片是小批系統(tǒng)提高統(tǒng)集成度、靠性的最佳選擇之。是由存放在內(nèi)RAM的程序來設(shè)其工作狀態(tài)，因此，工時需要對片的RAM進行程。用戶可根據(jù)不同的置模式，采用同的編程方。加電時FPGA片將數(shù)據(jù)讀入片內(nèi)編程RAM中，置完成后，F(xiàn)PGA進入工作狀態(tài)。電后，F(xiàn)PGA恢復(fù)成白，內(nèi)部邏輯系消失，因，能夠反復(fù)使用。FPGA的編程無須用的FPGA編器，須用通用的、編程器即可。當(dāng)需修改功能時，只換一片即可。這樣同一片F(xiàn)PGA，同的編程數(shù)，可以產(chǎn)生同的電路功。因此，的使用非常靈。2.3硬描語—VHDLVHDL的簡VHDL是一用描數(shù)邏輯系的“編程言”的全是IntegratedLanguage就超高速集電路硬件描語言。HDL發(fā)展的術(shù)源頭是：HDL形成發(fā)展之前，有了許多程設(shè)計語言，匯編、、、等。這些言運行在不硬件平臺和同的操作環(huán)中，它們適于描述過程和算不適合作件描述CAD的出使人們可以用計算機進行建筑裝等行業(yè)輔助設(shè)計子輔助設(shè)也同步發(fā)展來在從CAD工具到EDA工具的化過程中，子設(shè)計工具人機界面能越來越高。在利用EDA工具進電子設(shè)計時邏輯圖、分電子原件作整個越來越復(fù)雜的子系統(tǒng)的設(shè)已不適應(yīng)。何一種EDA工具都需要一硬件描述語來作為EDA工具工作語言這些眾多EDA工具軟件開發(fā)者，各自出了自己的HDL語。HDL發(fā)展的社根源是美國國防電子系統(tǒng)項有眾多的承公司由于各公司術(shù)路線不一，許多產(chǎn)品兼容，他們用各自的設(shè)語言，使得一個司的設(shè)計不被另一個公重復(fù)利用，成了信息間交換困難和維護難。美國政為了降低開費用，避免復(fù)設(shè)計，國部為他們的超高集成電路提了一種硬件述語言，以望VHDL能強大、嚴(yán)格可讀性好。政要求各公司合同都用它描述以避免產(chǎn)生義。由政府牽，VHDL工作小于1981年6月成立提出了一個足電子設(shè)計各種求的能夠作工業(yè)標(biāo)準(zhǔn)的HDL1983年第3度，由IBM公司、TI公司、Intermetrics公司簽約，成開發(fā)小組工作任務(wù)是出語言版本和發(fā)軟件環(huán)境。1986年IEEE準(zhǔn)化組織開工作，討論VHDL語言標(biāo)準(zhǔn)歷時一年有，于年12通過標(biāo)準(zhǔn)審，并宣布實，即IEEESTD10761993年VHDL新修訂，形了新的標(biāo)準(zhǔn)，STD1076—。從此以后，美國防部實施新的技術(shù)準(zhǔn)，要電子系統(tǒng)開商的合同文一律采用VHDL文檔。即第一個官VHDL標(biāo)準(zhǔn)得到廣、實施普及。它源美國政府于1980年開始啟的超高速集電路計劃,VHDL主要于描述數(shù)字統(tǒng)的結(jié)構(gòu)，行為，功和接口。除含有許多具硬件特征的句外，VHDL的語言形式和描風(fēng)格與句法十分類似于般的計算機級語言。VHDL的程序結(jié)構(gòu)特是將一項工設(shè)計，或稱計實體（可是一個元件一個電路模塊或個系統(tǒng)）分外部（或稱是部及端口）和部（或稱不視部分既涉及體的內(nèi)部功和算法完成分。在一個設(shè)計實定義了外部界后，一旦其部開發(fā)完成，其他的設(shè)就可以直接用這個實體。這將設(shè)計實體成內(nèi)外部分概念是VHDL系設(shè)計的基本。應(yīng)用VHDL進行程設(shè)計的優(yōu)是多方面的VHDL的應(yīng)用必成為當(dāng)前以及未解決方的核心，更整個電子邏系統(tǒng)設(shè)計的心。VHDL語言特點VHDL具有更強行為描述能，從而決定他成為系統(tǒng)計領(lǐng)域最佳的硬描述語言。大的行為描能力是避開體的器件結(jié)，從邏輯行為上述和設(shè)計大模電子系統(tǒng)重要保證。VHDL語句的行描述能力和序結(jié)構(gòu)決定他具有支持規(guī)模設(shè)計的分解已有設(shè)計的利用功能。合市場需求大規(guī)模系統(tǒng)效，高速的完成須有多人甚多個代發(fā)組同并行工作能實現(xiàn)。VHDL豐富的仿語句和庫函，使得在任大系統(tǒng)的設(shè)早期就能查驗設(shè)系統(tǒng)的功能行性，隨時對設(shè)計進行真模擬。對于用VHDL完成的一確定的設(shè)計可以利EDA工具進行邏綜合和優(yōu)，并自動的VHDL描述設(shè)VHDL語言機操作條件VHDL語言描述力強，覆蓋廣，抽象能強，所以用VHDL語作為硬件模建模很合適設(shè)計者的原描述是非常練的硬件描，經(jīng)過EDA工具合處理最終生成付諸產(chǎn)的電路描或版圖參數(shù)述的工藝文件。整過程通過EDA工具自動完，大大減輕設(shè)計人員的作強度，提高設(shè)計質(zhì)量，少了出錯機。VHDL語言可讀性VHDL既能被人容讀懂，又能計算機識別作為技術(shù)人編寫的源文，它既是計機程序、技文檔和技術(shù)員硬件信息交流文件，又是約雙方的合文件。VHDL語言中的計實體（Design程序包（Package設(shè)計庫（Library為設(shè)計人重復(fù)利用他的設(shè)計提供技術(shù)手段。復(fù)利用他人IP模塊軟核core是VHDL的色，許多設(shè)不必個個都頭再來，而只要在更高層次上把IP模塊利用起，就能達到半功倍的效。VHDL語言可以多種EDA工具設(shè)計環(huán)中運行。件平臺是工站或高檔微機高檔微機的置應(yīng)該具有高分彩顯硬盤內(nèi)存

17寸以上，分率×或更高以上512MB上CPU兼容CPU光驅(qū)操作系統(tǒng)開發(fā)工具

8速以上XPMAX+plusII或QuartusIICandence、Menter、公司的工具均支VHDL語言環(huán)境VHDL的設(shè)計程用VHDL言設(shè)計電的流程：在用VHDL語言設(shè)計電路時主要的過是這樣的：使用文本輯器輸入設(shè)源文件。使用編譯具編譯源文VHDL的編譯有很多，ACTIVE公司，MODELSIM公司，SYNPLICITY公司，SYNOPSYS公司，VERIBEST公司等都自己的編譯。功能仿真。對某些人而言，真這一步似是可有可無但是對于一個可的設(shè)計而言，任設(shè)計最好都行仿真以保證設(shè)計可靠性。另外，對作為一個獨的設(shè)計項目言，仿真文的提供足可證明你設(shè)計的完性。綜合。綜的目的是在將設(shè)計的源件由語言轉(zhuǎn)為實際的電。這一部分最終目的是成門電路級網(wǎng)表（Netlist。布局、布。這一步的的是生成用燒寫的編程件。在這一，將用到第4）步生的網(wǎng)表并根CPLDFPG廠商的器件量，結(jié)構(gòu)等進行布局、布這就好像在計PCB時的布布線一樣。先各個設(shè)計中的門根網(wǎng)表的內(nèi)容器件的結(jié)構(gòu)在器件的特部位。然后在根據(jù)網(wǎng)表中提的各門的連，把各個門輸入輸出連起來。后仿真。這一步主要是為了確定你的設(shè)計在經(jīng)過布局布線之后，是不是還滿足你的設(shè)計要求。

樂理知識音頻就是個專業(yè)術(shù)語，人能夠聽到的有的聲音都以稱之為音頻，它可包括處理；果把它制作CD，這候所有的聲都不會有改變了，為CD本來就音頻文件的個種類。音只是儲存在算機里的聲音如果現(xiàn)在有臺計算機再上相應(yīng)的音卡——就是們說的聲卡，這一來我們把們想放的聲錄制下了，音的聲學(xué)特像是音的高低是以用計算機盤文件的方把它們儲存來的；反過，我們也可以把存在計算機盤文件的音文件用一定音頻程序播，還原以前錄下聲音。

音頻3.1.1音頻的數(shù)化處理隨著計算科學(xué)技術(shù)的展，特別是量存儲設(shè)備大容量內(nèi)存在ＰＣ機的運用，對頻進行數(shù)字處理便成為可能了。數(shù)化處理的核就是對音頻息的采樣，過對采集到樣本數(shù)據(jù)進處理，得到需要的相應(yīng)據(jù)，這是音數(shù)字化處理基本含義。3.1.2音頻的處不同采樣、頻率、通數(shù)之間的變和轉(zhuǎn)換。而換就是信息的一格式轉(zhuǎn)化成利用的格式轉(zhuǎn)化就離不采樣了，有候還要根據(jù)確度的需要用一些算法如插值）以償轉(zhuǎn)化中的真現(xiàn)象?，F(xiàn)有淡入、淡、音量調(diào)節(jié)方法是針對頻數(shù)據(jù)本身行的各種變的。高通、低濾波器是通數(shù)字濾波算進行的變換音樂產(chǎn)生理及硬件設(shè)由于一首樂是許多同的音階組的，而每個音階對著不同的頻，這樣我們可以利用不的頻率的組，即可構(gòu)成們所想要的樂了，當(dāng)然于單片機來生不同的頻非常方便我們可以利單片機的時計數(shù)器來生這樣方波率信號，因此，我只要把一首曲的音階對頻率關(guān)系弄確即可。本設(shè)計中單片晶振為12MHZ，那定時器的數(shù)周期為，假如選工作方式1，那T值便為T=216--5105應(yīng)的頻率，那么根據(jù)同的頻率算出應(yīng)該賦定時器的計值。那么根不同的頻率算出應(yīng)該賦定時器的計值，出不同音符與片機計數(shù)T0相關(guān)的數(shù)值如下所示：音符中1DO中2RE中3M中4FA中5SO中6LA中7SI

頻率（HZ）523587659698784880988

簡譜碼（）64580646846477764820648986496865030采用查表序進行查表，可以為這音符建立一表格，有助單片機通過表的方式來得相應(yīng)的數(shù)：TABLE64580，64684，64777，6482064898，64968，650303.1.3音頻的維化處理長期以來計算機的研者們一直低了聲音對人在信息處理中的作用當(dāng)虛擬技術(shù)斷發(fā)展之時人們就不再足單調(diào)平面聲音，而更向于具有空感的三維聲效果。聽覺道可以與視通道同時工所以聲音的維化處理不可以表達出音的空間信，而且與視信息的多通的結(jié)合可以造出極為逼的虛擬空間這在未來的媒體系統(tǒng)中極為重要的這也是在媒處理方面的要措施。人類感知源的位置的基本的理論雙工理論，種理論基于兩種因素兩耳間聲音到達時間差兩耳間聲音強度差。時差是由于距的原因造成當(dāng)聲音從正傳來，距離等，所以沒時間差，但偏右三度則達右耳的時就要比左耳少三十微秒而正是這三微秒，使得們辨別出了源的位置。度差是由于號的衰減造，信號的衰是因為距離自然產(chǎn)生的或是因為人頭部遮擋，聲音衰減，生了強度的別，使得靠聲源一側(cè)的朵聽到的聲強度要大于一耳?；陔p工論，同樣地只要把一個通的雙聲道頻在兩個聲道之間進相互混合，可以使普通聲道聲音聽來具有三維場的效果。涉及到以下關(guān)音場的兩概念：音場寬度和深度音場的寬利用時間差原理完成，于現(xiàn)在是對通立體聲音頻進行擴，所以音源位置始終在場的中間不，這樣就簡了我們的工。要處理的只有把兩個道的聲音進適當(dāng)?shù)难訒r強度減弱后互混合。由于這樣的展是有局限的，即延時不能長，否則就會為回音。音場的深利用強度差原理完成，體的表現(xiàn)形是回聲．音場越深，回音的延時越長．所以回音的設(shè)置應(yīng)至少提供個參數(shù)：回的衰減率、音的深度和音之間的延。同時，還該提供用于置另一通道進來的聲音度的多少的項。音頻是個業(yè)術(shù)語，人能夠聽到的有聲音都稱為音頻，它能包括噪音。聲音被錄下來以后，論是說話聲歌聲、樂器可以通過數(shù)字音軟件處理，是把它制作，這時所有的聲音有改變，因為CD本來就音頻文件的種類型。而頻只是儲存計算機里的音。如果計算機再加相應(yīng)的音頻——就是我經(jīng)常說的聲，我們可以把所的聲音錄制來，聲音的學(xué)特性如音高低等都可用計算機硬盤文的方式儲存來。反過來我們也可以儲存下來的頻文件用一定的頻程序播放還原以前錄的聲音。3.2

節(jié)拍及音在音樂中時間被分成等的基本單，每個單位做一個“拍子”或稱一拍。拍的時值是以符的時值來示的，一拍時值可以是四音符（即以分音符為一），可以是二音符（以二音符為一）或八分音（以八分音為一拍）。拍子時值是一個對的時間念，比如當(dāng)

曲的規(guī)定度為每分鐘60拍時，每占用的時間一秒，半拍二分之一

秒；當(dāng)規(guī)速度為每分120拍時，每拍時間是半秒半拍就是四之一

秒，依此推。拍子的基本時值定之后，各時值的音符與拍子聯(lián)系一起。例如當(dāng)以四分音為一拍時，個全音符相于四拍，一二分音符相于兩拍，八分音符相于半拍，十分音符相當(dāng)四分之一拍如果以八分音做為

一拍，則音符相當(dāng)于拍，二分音是四拍，四分音符是拍，十六分

符是半拍小節(jié)中強和弱拍的循稱2拍子；拍、弱拍、拍循環(huán)的稱3拍子。表每小節(jié)中基單位拍的時和數(shù)量的記，稱拍號。號的上方數(shù)表示每小節(jié)拍數(shù)，下方字表示每拍時值。例如24表示以4音符為1拍，每小有2。拍號時值的實際間，應(yīng)視樂曲所標(biāo)度而定。例快速度22中的分音就可能比慢度44中的分符占時更短因此不能視3432快，38比4更快。每小節(jié)只一個強拍的做單拍子，24、單2拍子，38是單3子。每節(jié)有一個強并有次強拍叫做復(fù)拍子,因為它可被看作是拍子的組合,如4468是復(fù)2子，98、916是復(fù)3拍子還有另一種分單、復(fù)拍的方法,即:每拍是單音符如□或的叫做單拍子。拍是附點音（如□.或□.的叫做復(fù)子。根據(jù)種拍子劃分法42、44、48等單拍子，、、1216等是復(fù)4拍子。單位拍時相同而拍數(shù)同的單拍子合在一小節(jié),叫做合拍子。常見的有5拍子（由2434或34＋24組而成）和7拍子(如78是由28＋28＋28＋28或38＋合而成)。不能每小節(jié)包兩個拍子一個2子的拍子如88由2+3+38或3+2+28或□合而成）和小節(jié)由兩個4子組成的拍子相混淆在計算機語中，一個CPU時鐘周也成為節(jié)拍在運營管理論中，節(jié)是指在一個作站上完成鄰兩個產(chǎn)品的實際時，又可稱之產(chǎn)品間隔時.音符們各不同，不同音符代表不的長度。音有以下幾種全音符：有符干和符的空心的白音符叫“全符”。它是音符家族的大哥，其他符的時值都它短，而且以它為準(zhǔn)。次分為兩半二分音符帶有符干、有符尾的白音符叫“二音符”。它只有全音符一半長，等全音符12的時；四分音符帶有符干、有符尾的黑音符叫“四音符”。它比二分音符小一半，等全音符14的時；八分音符帶有符干和1條符的黑色音符“八分音符。它比四分音符小一半，等全音符18的時；十六分音：帶有符干2條符尾黑色音符叫十六分音符。它比八分符還小一半等于全音符的時值；三十二分符：帶有符和3條符尾黑色音符叫三十二分音符。比十六分符小一半，于全音符的時值；六十四分符：帶有符4條符尾黑色音符叫六十四分音”。它比三十分音符小一，等于全音164的時。音名與頻的關(guān)系：樂的十二平率規(guī)定：每個八度音(簡譜中的中音1與高音1)之間的頻相差一倍。兩個八度音間，又可分十二個半，每兩個半的頻率比為另外，音名A(簡中的低音6)頻率為40Hz，音到C之間、E之間為半音其余為全音由此可以計算出譜中從低音1高音之間每個音的頻率，如5所。由于音階頻多為非整數(shù)而分頻系數(shù)不能為小數(shù)故必須將計得到的分頻數(shù)四五入取整。基準(zhǔn)頻率過，則由于分系數(shù)過小，舍五入取整后的差較大。若準(zhǔn)頻率過高雖然誤碼差小，但分頻構(gòu)將變大。實際設(shè)計應(yīng)綜合慮兩方面的素，在盡量小頻率誤差前提下取合適的準(zhǔn)頻率。本驗中選取5MHZ基準(zhǔn)頻率若無5MHz的時鐘頻率則可以先分得到MHz或換一個的基準(zhǔn)頻率實際上，只各個音名間的相頻率關(guān)系不，C作1與D作演奏出的音昕起來都會“走調(diào)簡易電子琴設(shè)計系統(tǒng)設(shè)的總體思路實現(xiàn)這個功能電子琴我們要考慮主要是以下個方面的內(nèi)：一、個音符都有己的固有頻由頻率的不就決定了發(fā)什么音調(diào)。二、一首曲的組成不僅是音調(diào)，包括每個音持續(xù)時間的短，也就是我們常所說的音。三、要實“復(fù)讀”功，就需要一既可以存入又可即時輸出的RAM。于是設(shè)計就是以三個部分為心內(nèi)容展開。經(jīng)過對引兩種方案的析、比較和結(jié)，我們選方案二來進電子琴的設(shè)。采用現(xiàn)場編程邏輯器）制作，利用軟中的VHDL硬件描語言編程進控制，然后制實現(xiàn)采用來設(shè)計的原理圖圖所示它由控制輸電路、、顯示電和揚聲器電路組成。圖

采用設(shè)計電子琴原理框圖控制輸入路主要是為戶設(shè)計的起到個輸入控制作用.FPGA是現(xiàn)場可程邏輯器件,是本設(shè)計案的核心內(nèi)它是實現(xiàn)子琴運作的主要控模塊.由計者把編的VHDL程序燒制現(xiàn)場可編程輯器件中,然后過控制輸入路把樂譜輸?shù)疆a(chǎn)生不同的率驅(qū)動揚聲,出不同的樂同時也把發(fā)出樂譜符號過顯示器輸程序設(shè)的流程圖程序設(shè)計流程圖如圖4.2所示.圖

程序設(shè)計程圖根據(jù)系統(tǒng)兩大功能：動彈奏與自演奏，可將分成音頻發(fā)模塊，鍵盤制模塊和存器模塊三部。系統(tǒng)框圖下圖所示。頻發(fā)生模塊由分器組成，產(chǎn)個頻率（還擴展，應(yīng)個音符（央，D，，F(xiàn)，G，，B和高音，這頻率經(jīng)放大驅(qū)動喇叭，可發(fā)出聲音。鍵選擇手動彈模式時，按音符鍵后就通相應(yīng)的頻輸出，可同時多頻率疊加輸，產(chǎn)生和弦果，若同時開錄音開關(guān)還可將所奏音樂錄下來，然回放；選擇動演奏模式，存儲器里先編寫好的音符息被依次取，去選通各頻率輸出，現(xiàn)自動奏樂系統(tǒng)結(jié)構(gòu)框圖4.3簡易電子的作程圖簡易電子的工作流程4.4簡易電子中模的計FPGA的設(shè)計是整系統(tǒng)的中心節(jié)具有舉清重的作用它實現(xiàn)主要是由計者用VHDL硬件描述語編程實現(xiàn)電琴的功能,仿真調(diào)成功之后,再燒到器件中.樣作出來成品插上電便可脫機運行而塊的設(shè)計重在VHDL語言的程實現(xiàn)用VHDL語言編寫的程序總頂層模塊映原理圖如圖所示它是由樂曲動演奏模塊音調(diào)發(fā)生塊和數(shù)控分模塊組成。準(zhǔn)時鐘頻率分頻器分頻到一個12MHZ的率和一個的率，并分別入音調(diào)發(fā)生塊和自動演模塊。從動演奏模塊出的是樂譜號，該樂譜號作為音調(diào)生模塊的敏感信輸入并對其行控制。音發(fā)生模塊有個輸出，分是和，兩個接外部的顯部分，只不code顯示的是樂）由自向下的設(shè)方式，最后三個模塊進整合，做出易電子琴整系統(tǒng)的時序仿真。4.4.1樂自動演奏模樂曲自動奏模塊的作是產(chǎn)生8位發(fā)聲制輸入信號當(dāng)進行自動演奏時，存儲在此模中的位二進制為發(fā)聲控制入，從而自演奏樂曲。段模塊的原圖如圖所示樂曲自動奏模塊原理樂曲自動奏模塊可以VHDL語言實現(xiàn)，下面一段主要代：BEGINIFAUTO='0'THENCASEIS--3--3--3--3...ENDCASE;ELSEENDIF;END4.4.2音發(fā)生模塊音調(diào)發(fā)生塊的作用是生音階的分預(yù)置值。當(dāng)8位發(fā)控制輸入信中的某一為高電平時則對應(yīng)某一階的數(shù)值將出，該數(shù)值為該音階的分頻置值，分頻置值控制數(shù)分頻模塊進分頻，由此得到每個音階對的頻率。下圖是音發(fā)生模塊的理圖：音調(diào)發(fā)生塊原理圖音調(diào)發(fā)生塊可以由VHDL言來實現(xiàn)，下是一段主代碼：BEGINCASEINDEXWHEN""=>TONE0<=773;CODE<="";HIGH<='1';WHEN""=>TONE0<=912;CODE<="";HIGH<='1';ENDCASE;END4.4.3數(shù)分頻模塊在對計算組成原理的習(xí)中，我們道數(shù)控分頻的功能是在入端輸入不同數(shù)時，對輸入鐘產(chǎn)生不同分頻比，輸不同頻率的鐘，以改變輸出號的頻率。設(shè)計中數(shù)控頻模塊是利并行預(yù)置數(shù)減法計數(shù)器對時脈沖進行分，得到與1、、4、6七個音相對應(yīng)的頻率。數(shù)控分頻塊原理圖如所示：數(shù)控分頻塊原理圖其主要VHDL代碼下所示：BEGINCOUNT:INTEGERRANGETOBEGINIF(CLK'EVENTANDCLK1='1')THEN+1;IFCOUNT=2ELSECOUNT=4THENENDIF;ENDIF;ENDPROCESS(PRECLK,TONE1)RANGE0TO2047;BEGINANDPRECLK='1')THENIFCOUNT11<TONE1THENCOUNT11:=COUNT11+1;FULLSPKS<='1';ELSECOUNT11:=0;FULLSPKS<='0';ENDIF;ENDIF;END4.3.4頂設(shè)計把以上設(shè)的各個模塊行整合一下這樣一來我就得到了系的整個工作理圖，如圖簡易電子的工作原理完成整個統(tǒng)頂層設(shè)計主要VHDL代碼如：ARCHITECTUREARTOFDIANZIQINISPORT(CLK:INSTD_LOGIC;AUTO:INSTD_LOGIC;STD_LOGIC_VECTOR(70);STD_LOGIC_VECTOR(7DOWNTO0));ENDTONEPORT(INDEX:INSTD_LOGIC_VECTOR(7DOWNTOCODE:OUTSTD_LOGIC_VECTOR(60);HIGH:STD_LOGIC;RANGE0TOENDFENPININTONE1:INRANGE0TOSPKS:OUTEND5系統(tǒng)仿真樂曲自動奏模塊由VHDL言實現(xiàn)后，其真圖如下所示：樂曲自動奏模塊的仿音調(diào)發(fā)生塊由VHDL實現(xiàn)后，其仿圖如下圖所：音調(diào)發(fā)生塊仿真圖數(shù)控分頻塊由VHDL程序?qū)崿F(xiàn)后，仿真圖如下所示：數(shù)控分頻塊仿真圖最后進一利用VHDL完成對整個系的頂層設(shè)計其仿真圖如圖所示：簡易電子整個系統(tǒng)的真圖結(jié)束語通過對測結(jié)果的分析我們發(fā)現(xiàn)用FPGA所設(shè)計的子琴系統(tǒng)設(shè)趨于簡單開發(fā)時間短外圍器件少體小,抗干擾力強,靠性高系統(tǒng)維護起更方便捷尤其對于計者來說,需要考慮多的硬件設(shè),只需要有己的設(shè)計思,程實現(xiàn)再燒到FPGA件中進行測就可以了。電琴作為一種器成本不是高因此有一的生產(chǎn)價值通過幾個期的繁忙工終于完成了易電子琴的計，這課程設(shè)計使我受匪淺，它使了解了硬件計的整個流，并且加深我對計算機組成理這門的課容的理解，過這個課程計，不僅使了解了組成原理脊髓而且使我對VHDL語言從陌生到步理解擴充的我知識面。這個課程計同時培養(yǎng)我的耐心和力一個小的錯誤就導(dǎo)致結(jié)果出不來情況，而對錯誤的檢查需要有足夠耐心，由于個課程設(shè)計也使積累了一定經(jīng)驗，相信些經(jīng)驗在我后的學(xué)習(xí)和作中會有很大的用。此程設(shè)計也使了解了VHDL設(shè)計的方和靈活性，這的確是我跨入計算機件行業(yè)很好一次鍛煉機。在本次課設(shè)計的整個程中，到了鄭大騰師的大力支在此感謝鄭老師細(xì)心講解和心的指點。致謝本課程的計從構(gòu)思到后完成的這周內(nèi)，同學(xué)和朋友們都力支持我并我很多幫助還有就是鄭騰老師對我監(jiān)督和不厭煩的指導(dǎo)使我此次課程設(shè)的設(shè)計流程及設(shè)計的精有了一個較的了解，通過朋友和老師的幫，我把從計機組成原理門課上學(xué)到一些理論第一次用到了實際設(shè)計上。在，我由衷的示感謝，沒你們的幫助，我無法完成本的課程設(shè)計。謝謝！參考文獻[1]曹昕燕,周鳳EDA術(shù)實驗與程設(shè)計.京清華大學(xué)版社,[2]張亦華,延明數(shù)字路入門.北:北京郵大學(xué)出版社2003[3］王英計算機組成結(jié)構(gòu)北京清華大學(xué)版社2007[4]楊剛,海燕.代電子技術(shù)—VHDL與數(shù)字統(tǒng)設(shè)計.北京:電子業(yè)出版社2004[5]書莉、羅霞.《可編程輯設(shè)計技術(shù)應(yīng)用》[M].北京人民郵電出版社年（第版）。[6]正謹(jǐn)、徐、章小麗.《統(tǒng)設(shè)計技入門與應(yīng)用[M].北京：電工業(yè)出版社2002年（一版）。[7]松、黃繼.《EDA術(shù)實用教》[M].北京：科學(xué)出社，2002年（第一）。附錄1.樂曲自動奏模塊的源序如下所示LIBRARYIEEE;IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYAUTOPORT(INSTD_LOGIC;--系統(tǒng)時鐘控制號AUTO:INSTD_LOGIC;CLK2:BUFFERSTD_LOGIC;INDEX2:INSTD_LOGIC)VECTOR(7);INDEX0:70ENDARCHITECTUREOFISSIGNALCOUTTO:INTEGERRANGETOBEGINPULSEO:PROCESS(CLK,AUTO)COUNT:INTEGERRANGET08;BEGINIFAUTO=THEN=0;CLK2<='0';ESLE(CLK'EVENTANDCLD='1')THENIF=4THENCLK2<