2022/11/221VLSI系統(tǒng)導(dǎo)論2022/11/222前言

集成電路的發(fā)展自從1958年集成電路誕生以來，經(jīng)歷了小規(guī)模（SSI）、中規(guī)模（MSI）、大規(guī)模（LSI）的發(fā)展過程，目前已進入超大規(guī)模（VLSI）和甚大規(guī)模集成電路（ULSI）階段，是一個“systemonachip”（SOC)的時代。第一代16位的8086芯片中，共容納了約2.8萬個晶體管。32位以上的586級計算機微處理器，如“奔騰”芯片內(nèi)的晶體管數(shù)目則高達500萬以上。目前商業(yè)化半導(dǎo)體芯片的線寬為0.18~0.35μm，今后發(fā)展的趨勢是0.15μm甚至0.1μm以下。2022/11/2232022/11/224圖1、第一臺計算機的核心部分（BabbageDifferenceEngine，1832）機械式結(jié)構(gòu)，需要25,000機械部件，造價昂貴。2022/11/225由于機械式計算機笨重、昂貴，人們開始設(shè)計電子式計算機。圖2、第一臺電子計算機（ENIAC,1946）數(shù)字電子計算開始于真空管的發(fā)明。基于真空管的電子計算機時代開始于ENIAC（electronicnumericalintegratorandcomputer）。ENIAC有80英尺長、8.5英尺高、2英尺寬、1英尺厚，由18,000個真空管、1,500個繼電器、成百上千個電阻、電容、電感組成，占據(jù)了整個房間，重達30噸，功耗200千瓦。由于功耗大，發(fā)熱量高，不得不將其放置于具有制冷設(shè)備的房間中。其可靠性差、功耗極高。

2022/11/226圖3、第一只晶體管（BellLabs,1948）這種新型器件具有體積小、價格便宜、結(jié)構(gòu)堅固、可靠性高等優(yōu)點。1947年雙極型晶體管的出現(xiàn)標志著固態(tài)電路革命的開始。固態(tài)電路使得便攜式晶體管收音機，助聽器，石英表和按鍵式電話，CD機和個人電腦的發(fā)展有了可能。2022/11/227圖4、第一塊集成電路（ECL3-inputGateMotorola,1966）Bipolarlogic1960’s早期的集成電路由少量的雙極結(jié)型晶體管和擴散電阻連接形成簡單的邏輯門。集成雙極型邏輯十分迅速但是功耗大。

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圖5、Intel4004(1971)圖7、Intel8085圖9、Intel8486圖6、Intel8080（1974）圖8、Intel8286圖10、IntelPentium(IV)MOS集成電路解決了低功耗的問題，但是在20世紀60年代金屬柵MOS工藝受制于不可預(yù)知的閾值電壓的改變。這個問題終于隨著20世紀70年代早期的多晶硅柵MOS工藝的發(fā)展得到了解決。MOS邏輯很快取代了雙極型邏輯并為微處理器和動態(tài)RAM芯片建立了大量新的市場。2022/11/229到20世紀80年代中期，客戶們要求在單獨一塊集成電路芯片上同時集成具有數(shù)字和模擬功能的芯片。于是很快產(chǎn)生了一種新的融合雙極型－CMOS（BiCMOS）的工藝并專門用于混合信號的設(shè)計。盡管這些工藝復(fù)雜并且成本高，它們卻提供了其它方法所不能達到的性能。戈登．摩樂（GordonMoore）在1965年預(yù)測：每隔3年MOS晶體管尺寸減小1/2，每隔一到兩年單個芯片上晶體管數(shù)目翻一番。過去的25年歷史確實證實了這種發(fā)展趨勢。2022/11/2210第一章

VLSI設(shè)計基礎(chǔ)概述

1.1VLSI設(shè)計技術(shù)基礎(chǔ)與主流制造技術(shù)

器件設(shè)計基礎(chǔ)----晶體管原理工藝技術(shù)基礎(chǔ)----半導(dǎo)體集成電路工藝原理邏輯與電路設(shè)計基礎(chǔ)----數(shù)字、模擬集成電路原理版圖設(shè)計基礎(chǔ)----晶體管設(shè)計、集成電路設(shè)計原理計算機輔助設(shè)計基礎(chǔ)----集成電路設(shè)計軟件應(yīng)用

器件、工藝、版圖、電路、邏輯分析能力

2022/11/2211VLSI制造的主要技術(shù)雙極工藝：以NPN與PNP晶體管為基本元件

集成其他的元件（電阻、電容、二極管等）

高速、低噪聲、驅(qū)動能力大

功率比較大MOS工藝：以NMOS晶體管和PMOS晶體管為基本元件

集成其他的元件（電阻、電容、二極管等）

CMOS結(jié)構(gòu)簡單，集成度高，耗散功率小，成為當今VLSI制造的主流技術(shù)

2022/11/22122022/11/22131.2VLSI設(shè)計方法與設(shè)計技術(shù)

VLSI系統(tǒng)的設(shè)計通常采用自頂向下（TopDown）和由底向上（BottomUp）的設(shè)計方法。

自頂向下設(shè)計是一種逐級分解、變換，將系統(tǒng)要求轉(zhuǎn)變?yōu)殡娐泛桶鎴D的過程。是指從系統(tǒng)的行為、功能、性能以及允許的芯片面積和成本要求開始，進行結(jié)構(gòu)設(shè)計，同時，根據(jù)結(jié)構(gòu)特點，將其逐級分解為接口清晰，相互關(guān)系明確，盡可能簡單的子結(jié)構(gòu)。接著，將結(jié)構(gòu)轉(zhuǎn)換為邏輯，亦即邏輯設(shè)計。下一步是電路設(shè)計，邏輯圖被細化為電路圖。最后進行版圖設(shè)計，至此，自頂向下的過程結(jié)束。由底向上設(shè)計，是在系統(tǒng)劃分和分解的基礎(chǔ)上，先進行單元設(shè)計，在精心設(shè)計的單元基礎(chǔ)上，逐級向上完成功能塊、子系統(tǒng)設(shè)計，直至到最終的系統(tǒng)完成。

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對于VLSI系統(tǒng)，希望盡量采用模塊化的設(shè)計和規(guī)則化的結(jié)構(gòu)，目的是降低系統(tǒng)實現(xiàn)的復(fù)雜程度。

VLSI的設(shè)計理念是將集成電路或系統(tǒng)的分析計算部分和信息接口部分分開進行設(shè)計。分析計算部分（即內(nèi)部電路）采用高度規(guī)則的結(jié)構(gòu)以降低版圖設(shè)計的難度，提高設(shè)計效率；與外部信息交換的接口采用高度優(yōu)化的單元以提高電路或系統(tǒng)的性能與可靠性。

設(shè)計軟件的發(fā)展經(jīng)歷了三個主要的發(fā)展階段：分散的輔助設(shè)計軟件-------以行命令的形式運行集成的設(shè)計軟件環(huán)境-------多進程的集成運行模式具有自動綜合能力的設(shè)計系統(tǒng)-------高度自動化的運行模式版圖設(shè)計的三種形式：圖形編輯完成版圖的設(shè)計調(diào)用版圖單元庫完成版圖的設(shè)計采用自動生成的形式完成版圖的設(shè)計2022/11/22151.3新技術(shù)對VLSI的貢獻尺寸的縮小新結(jié)構(gòu)、新材料的引入設(shè)計方法、設(shè)計手段的強化和進步2022/11/22161.4ASIC和VLSIASIC是英文ApplicationSpecificIntegratedCircuit的縮寫，即面向特定應(yīng)用的集成電路。

ASIC可以是專為某一類特定應(yīng)用而設(shè)計的集成電路，稱為標準專用電路，也可以是專為某一用戶的特定應(yīng)用而設(shè)計的集成電路，稱為定制專用電路。市場的需要、VLSI技術(shù)的進步為ASIC的發(fā)展提供了舞臺，超大規(guī)模集成成為ASIC的必然。2022/11/2217CustomStandardCellsMacroCellsCell-basedPre-diffused(GateArrays)Pre-wired(FPGA's)Array-basedSemicustomVLSIImplementationApproaches倒相器、緩沖器與非門、或非門異或、同或門觸發(fā)器I/O單元等處理器存儲器鎖相環(huán)ADC/DAC電流基準源等1.5VLSI的版圖結(jié)構(gòu)和設(shè)計技術(shù)

2022/11/22181.5.1VLSI的版圖總體結(jié)構(gòu)門陣列和標準單元陣列是行式結(jié)構(gòu)的典型應(yīng)用。

2022/11/2219門陣列、標準單元陣列、宏單元的綜合。

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晶體管規(guī)則陣列----以晶體管為基本元件門陣列----以基本邏輯門為基本元件標準單元----以標準單元為基本元件宏單元、積木塊----以積木單元為基本元件

1.5.2VLSI版圖的內(nèi)部結(jié)構(gòu)在一個集成系統(tǒng)中，常常是上述結(jié)構(gòu)的綜合體2022/11/222132位CISC嵌入式處理器－SEP3201版圖32bitcorePhase-lockedloopandpowercontr