首先講解高速PCB設(shè)計中的相關(guān)理論基礎(chǔ)高速PCB設(shè)計中的理論基礎(chǔ)葛老師：gbsh@263.net,

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,目的5

系統(tǒng)地認識高速PCB設(shè)計中會遇到哪些棘手問題？這些問題有什么現(xiàn)象和表現(xiàn)形式?5

理解問題產(chǎn)生的原因、機理5

掌握問題的解決方法5

了解高速PCB設(shè)計工具的作用5

信號完整性問題5

時序問題5

高速PCB設(shè)計工具的作用問題的提出隨著大規(guī)模/超大規(guī)模集成電（VLSI）技術(shù)的飛速發(fā)展。5

IC

體積越來越小，見圖1。5

IC

速度越來越快，見圖2。IC

體積越來越小圖1近年來IC封裝的發(fā)展IC

速度越來越快例子5

TMS320C6416僅23mmX23mmX3.3mm，主頻720MHz，532個管腳，BGA封裝，管腳間距0.8mm。一元的

硬幣直徑為24mm。5

MEMS:硬幣大小的微機械加速度計和陀螺儀。帶來了新問題5

由IC構(gòu)成的電子系統(tǒng)朝著大規(guī)模、小體積、高速度的方向飛速發(fā)展，而且發(fā)展速度越來越快。5這樣就帶來了一個問題，即電子系統(tǒng)的體積減小導致電路的布局布線密度變大，而同時信號的頻率和邊沿速率還在提高。5

研究表明：當信號的互連延遲大于邊沿信號翻轉(zhuǎn)時間的1０％時，板上的信號導線就會呈現(xiàn)出傳輸線效應(yīng)，使得信號反射、串擾等一系列問題變得越來越突出。高速PCB設(shè)計的重要性5

高速問題的出現(xiàn)給硬件設(shè)計帶來了更大的，有許多從邏輯角度看來正確的設(shè)計，如果在實際

PCB設(shè)計中處理不當就會導致整個設(shè)計失敗。5，在未來的硬件電路設(shè)計開銷方面，邏輯功能設(shè)計的開銷將大為縮減，而與高速設(shè)計相關(guān)的開銷將占總開銷的８０％甚至

。高速PCB設(shè)計已成為系統(tǒng)設(shè)計能否成功的關(guān)鍵因

一。一些失敗的例子困惑？？？呢？自己設(shè)計時有把握一次成功嗎？5

為什么如此多會重蹈他人 嗎？5

失敗并非偶然，必有其內(nèi)在原因。主要原因是沒有高速設(shè)計中的特殊問題或重視不夠，沒有采取必要的有效措施。5

重視高速問題而且還要系統(tǒng)地學

套解決方法。5

那么在高速數(shù)字電路中會遇到哪些問題？其原因何在？如何才能解決呢？有沒有EDA工具幫助我們方便地解決呢？高速PCB設(shè)計中的常見問題5

信號完整性5

時序匹配5

電磁兼容性信號完整性(signal

integrity)5

信號完整性是指信號在信號線上的質(zhì)量。5

好的信號完整性使系統(tǒng)正常、穩(wěn)定地工作。差的信號完整性使系統(tǒng)無法正常、穩(wěn)定地工作。5

差的信號完整性不是由某一單一因素導致的，而是板級設(shè)計中多種因素共同引起的。5

主要的信號完整性問題包括反射、串擾、振鈴、地彈、過沖等。反射(reflection)5

反射就是信號在傳輸線上的回波。5傳輸線上的阻抗不連續(xù)會導致信號反射，使信號波形嚴重畸變，并且引起一些有害的干擾脈沖，影響整個系統(tǒng)的正常工作。5布線的幾何形狀、不正確的線端接、經(jīng)過連接器的傳輸及電源平面的不連續(xù)等因素的變化均會導致此類反射。某信號的拓撲結(jié)構(gòu)圖兩管腳短路時的發(fā)端、收端信號仿真波形（100MHz)傳輸線特性阻抗為60歐姆，長42mm時的發(fā)端、收端信號仿真波形(100MHz)傳輸線特性阻抗為30歐姆，長42mm時的發(fā)端、收端信號仿真波形(100MHz)兩個重要名詞5

傳輸線5

特性阻抗傳輸線5

在高速電路中，信號以電磁波的速度在信號線上傳

輸，信號線應(yīng)看作傳輸線，是帶有分布電阻、分布電容、分布電感的復雜網(wǎng)絡(luò)，其模型如下圖。傳輸線模型當信號的互連延遲大于邊沿信號翻轉(zhuǎn)時間的1０％時，板上的信號線就會呈現(xiàn)出傳輸線效應(yīng)，使得信號反射、串擾等一系列問題變得越來越突出。特性阻抗5

特性阻抗是傳輸線理論中最常用也是最重要的參數(shù)之一，它代表的是信號線某一點上瞬態(tài)電壓與瞬態(tài)電流的比值，只要分布參數(shù)恒定，傳輸線的特性阻抗就是固定的。5

特性阻抗計算公式為：Z0=其中Z0代表傳輸線的特性阻抗，L0代表單位長度的電感，C0代表單位長度的電容。L0

C0PCB板上常見的幾種傳輸線5

微帶傳輸線5

帶狀傳輸線5

差分線5

帶狀差分線微帶傳輸線結(jié)構(gòu)圖微帶傳輸線的特性阻抗：z0=87/(

+1.41)*ln(5.98h/(0.8w+t))傳輸延遲：tpd

1.017 0.45

0.67ns/

ft帶狀傳輸線結(jié)構(gòu)圖帶狀傳輸線特性阻抗：z0=60/

*ln(4b/0.67/π/

(0.8w+t))傳輸延遲：

tpd

1.017

ns/

ft差分線(Differential

Pair)式中：w－－導線寬度t－－導線厚度h－－介質(zhì)厚度s－－導線邊緣間距帶狀差分線(Edge-coupled

Symmetrical

Stripline)式中：

w－－導線寬度

t－－導線厚度

h－－介質(zhì)厚度s－－導線邊緣間距反射理論5

以下圖所示的理想傳輸線模型來分析與信號反射有關(guān)的重要參數(shù)。圖中，理想傳輸線L被內(nèi)阻為R0的數(shù)字信號驅(qū)動源VS驅(qū)動，傳輸線的特性阻抗為Z0，負載阻抗為RL理想傳輸線模型及相關(guān)參數(shù)R0RLBZ0源端負載端AL+VS-VAAA+-VBAA+-5負載端阻抗與傳輸線阻抗不匹配會在負載端（B點）反射一部分信號回源端（A點），反射信號的幅值由負載反射系數(shù)ρL決定。式中，ρL為負載電壓反射系數(shù)，它實際上是反射電壓與入射電壓之比。負載端反射情況L

0

RL

Z

0R

ZL負載端反射情況分析5

-1≤ρL≤+15

當RL＝Z0時，ρL＝0，這時就不會發(fā)生反射。即只要根據(jù)傳輸線的特性阻抗進行終端匹配，就能消除反射，這種情況稱為臨界阻尼。5

當RL>Z0時，ρL>0，負載端多余的能量就會反射回源端，這種情況稱為欠阻尼。5

當R<Z0時，ρL<0，負載試圖消耗比當前源端提供的能量的能量，故通過反射來通知源端輸送的能量，這種情況稱為過阻尼。5從系統(tǒng)設(shè)計的角度來看，由于臨界阻尼情況很難滿足，所以最可靠適用的方式輕微的過阻尼，因為這種情況沒有能量反射回源端。RL

Z

0RL

Z

0L

源端反射情況5當從負載端反射回的電壓到達源端時，又將再次反射回負載端，形成二次反射波，此時反射電壓的幅值由源反射系數(shù)ρS決定。0

0

R0

Z

0R

ZS源端反射情況分析同負載端一樣（略）阻抗匹配5

由以上分析可知，減小和消除反射的方法是根據(jù)傳輸線的特性阻抗在其發(fā)送端或接收端進行終端阻抗匹配，從而使源反射系數(shù)或負載反射系數(shù)為零，以消除反射。5

傳輸線的端接通常采用兩種策略：使負載阻抗與傳輸線阻抗匹配，即并行端接。使源阻抗與傳輸線阻抗匹配，即串行端接。端接方案5

從系統(tǒng)設(shè)計的角度，應(yīng)首選并行端接方案，因其是在信號能量反射回源端之前在負載端消除反射，因而消除一次反射，這樣可以減小噪聲、電磁干擾（EMI）及射頻干擾（RFI）。5

串行端接方案則是在源端消除由負載端反射回來的信號，只是消除二次反射，不過由于它實現(xiàn)簡單方便，在許多應(yīng)用中也被廣泛采用。并行端接5

并行端接主要是在盡量靠近負載端的位置加上拉和/或下拉阻抗以實現(xiàn)終端的阻抗匹配，根據(jù)不同的應(yīng)用環(huán)境，并行端接又可分為以下幾種類型：5

簡單的并行端接5（Thevenin）并行端接5

主動并行端接5

并行AC端接5

二極管并行端接簡單的并行端接簡單的并行端接RT=Z0ABZ0（Thevenin）并行端接（Thevenin）并行端接R2ABZ0R1VCC主動并行端接主動并行端接ABZ0RT=Z0VBIAS并行AC端接圖6

并行AC端接ABZ0R≤Z0C二極管并行端接肖特基二極管端接ABZ0VCC串行端接5

串行端接是通過在盡量靠近源端的位置串行 一個電阻RS（典型10Ω到75Ω）到傳輸線中來實現(xiàn)的。串行端接是為了匹配信號源的阻抗，所 的串行電阻阻值加上驅(qū)動源的輸出阻抗應(yīng)大于等于傳輸線阻抗（輕微過阻尼）。串行端接BCZ0ARSTD5在實際電路中常常會遇到單一驅(qū)動源驅(qū)動多個負載的情況，這時需要根據(jù)負載情況及電路的布線拓撲結(jié)構(gòu)來確定端接方式和使用端接的數(shù)量。按負載之間的距離可分為如下兩種情況：多個負載之間的距離較近多個負載之間的距離較遠多負載的端接多個負載之間的距離較近時多負載串行方式下的端接策略(b)多負載并行端接ABZ0R＝Z0BCZ0ARS(a)多負載串行端接多個負載之間的距離較遠時多負載并行方式下的端接策略(b)多負載并行端接Z1RS2(a)多負載串行端接Z2Z3RS3RS1Z2Z3Z1R1

R2

R3不同工藝器件的端接策略5阻抗匹配與端接技術(shù)方案隨著互聯(lián)長度和電路中邏輯器件的不同也會有所不同，只有針對具體情況，使用正確適當?shù)亩私臃椒ú拍苡行У販p小信號反射。5

一般來說對于一個CMOS工藝的驅(qū)動源，其輸出阻抗值較穩(wěn)定且接近傳輸線的阻抗值，因此對于CMOS器件使用串行端接技術(shù)就會獲得較好的效果。TTL工藝的驅(qū)動源在輸出邏輯高電平和低電平時其輸出阻抗有所不同，這時，使用并行端接方案則是一種較好的策略。ECL器件一般都具有很低的輸出阻抗，因此，在ECL電路的接收端使用一下拉端接電阻（下拉電平需要根據(jù)實際情況選?。﹣砦漳芰縿t是ECL電路的通用端接技術(shù)。端接策略小結(jié)5

上述方法也不是，具體電的差別、網(wǎng)絡(luò)拓撲結(jié)構(gòu)的選取、接收端的負載數(shù)等都是可以影響端接策略的因素。5

因此在高速電路中實施電路的端接方案時，需要根據(jù)具體情況通過分析仿真來選取合適的端接方案以獲得最佳的端接效果。串擾(crosstalk)5

串擾是指當信號在傳輸線上時，因電磁耦合對相鄰的傳輸線產(chǎn)生的不期望的信號噪聲干擾。過大的串擾可能引起電路的誤觸發(fā)，導致系統(tǒng)無法正常工作。信號在通過一導體時會在相鄰的導體上引起兩類不同的噪聲信號：容性耦合信號與感性耦合信號。容性耦合耦合電流，而感性耦合耦合電壓。其等效電路如下：兩條耦合線的等效模型串擾的因素、規(guī)律及其解決措施PCB板層的參數(shù)、信號線間距、驅(qū)動端和接收端的電氣特性及線端接方式對串擾都有一定的影響。5串擾大小隨線間距的增加而迅速衰減，與線平行長度成正比；串擾隨電路中負載的變化而變化，對于相同的拓撲結(jié)構(gòu)和布線情況，負載越大，串擾越大；串擾與信號頻率成正比，在數(shù)字電路中，信號的邊沿變化對串擾的影響最大，邊沿變化越快，串擾越大。5

加大線間距，減小線平行長度，必要時可以以jog方式走線；加入端接匹配可以減小或消除反射，從而減小串

擾；對于微帶傳輸線和帶狀傳輸線，將走線高度限制在高于地線平面10mil以內(nèi)，可以顯著減小串擾；在布線空間允許的條件下，在串擾較嚴重的兩條線之間

一條地線，可以起到 的作用，從而減小串擾。(ringing）信號的由線上過度的電感和電容引起，它同反射一樣也是由多種因素引起的，可以通過適當?shù)亩私佑枰詼p小，但是不可能完全消除。地彈（Bounce）5

由于封裝與電源平面間的寄生電感和電阻的存在，當大量內(nèi)的電路輸出級同時動作時，會產(chǎn)生較大的瞬態(tài)電流，導致電源線上和地線上電壓波動和變化，這也就是我們通常所說的地彈。5

這樣會在真正的地平面（0V）上產(chǎn)生電壓的波動和變化，這個噪聲會影響其它元器件的動

作。負載電容的增大、負載電阻的減小、地電感的增大、同時開關(guān)器件數(shù)目的增加均會導致地彈的增大。時序問題5由于高速數(shù)字系統(tǒng)工作頻率越來越高，信號上升/下降沿越來越陡，布線延時相對信號傳輸時間已不可忽略，它對信號的建立和保持時間起著至關(guān)重要的作用。5

影響布線延時的主要因素包括線跡的阻抗和長度,驅(qū)動特性,負載。高阻抗和長的線跡將減慢信號的緩沖上升時間。大負載將減慢信號的緩沖上升時間。驅(qū)動能力強將減小負載對緩沖上升時間的影響。建立時間和保持時間5

建立時間（setuptime）是指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被正確打入觸發(fā)器；5

保持時間（hold

time）是指在觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間，如果保持時間不夠，數(shù)據(jù)同樣不能被正確打入觸發(fā)器。5

設(shè)計上必須留有充足的建立和保持時間，才能保證系統(tǒng)正常工作。接收端都有最小建立和保持時間要求，可查閱有關(guān)參數(shù)要求。實際設(shè)計時應(yīng)充分考慮布線延時和具體負載情況，并進行仿真、分析、驗證。數(shù)據(jù)傳輸---收發(fā)兩端時鐘一致時Jitterskew5

5

For

each

Driver

to

Receiver

path:5

Tflightmax<Clock

Period-Driver(Tcomax)-Skew-Jitter-Crosstalk-Receiver(Setup)5

Tflightmin>Receiver(Hold)

-Driver(Tcomin)+Skew+Jitter+CrosstalkCycle1

Cycle2ClockDrivert=0t=1t=2D0D2D1crosstalkEven

ModeD0D1D2Reference

D0D1

D2Odd

ModeD0D1

D2D0D1D2D0D1D2Flight

timeDrivingReceivingClockDriver1234HoldSetupCommon

Clock

Data

TransferCommon

Clock

Timing

Budget<Clock

PeriodDriver(Tcomax)Tflightmax+/-Skew+/-Jitter+/-CrosstalkReceiver(Setup)>Receiver(Hold)Driver(Tcomin)Tflightmin+/-Skew+/-Jitter+/-Crosstalk從D

S

P輸出的時鐘信號輸入到外設(shè)的時鐘信號從D

S

P輸出的控制信號輸入到外設(shè)的控制信號從外設(shè)輸出的數(shù)據(jù)信號輸入到D

S

P的數(shù)據(jù)信號時鐘布線延時最小D

S

P保持時間最小D

S

P建立時間外設(shè)保持時間要求外設(shè)建立時間要求控制信號布線延時外設(shè)保持時間外設(shè)存取時間D

S

P保持時間要求D

S

P建立時間要求數(shù)據(jù)信號布線延時DSP與SDRAM連接的布線延時圖5

對于控制線要求滿足下列條件才能保證正確讀寫5建立時間應(yīng)滿足：tisu(Control)=tosu(DSP)+tClockRoute

Delay–tControlRouteDelay(Slowest)≥tisu(SDRAM)即tControlRouteDelay(Slowest)-tClockRouteDelay≤tosu(DSP)-tisu(SDRAM)其中：tisu(SDRAM)為SDRAM控制線所需建立時間，tosu(DSP)為DSP控制線建立時間，tClockRouteDelay

為時鐘線布線延時，t

ControlRouteDelay(Slowest)

為最慢的控制線延時。5保持時間應(yīng)滿足：tih(Control)=toh(DSP)-tClockRouteDelay+tControlRouteDelay(fastest)≥tih(SDRAM)即tClockRouteDelay–t

ControlRouteDelay(fastest)≤toh(DSP)-tih(SDRAM)tControlRouteDelay(Fastest)為最快的控制線延時。對于數(shù)據(jù)線要求滿足下列條件才能保證正確讀5讀建立時間應(yīng)滿足：

tClockPeriod

-tClockRouteDelay–tDataRouteDelay(Slowest)

+

tACC≥

tisu(DSP)即tClockRouteDelay+tDataRouteDelay(Slowest)≤tClockPeriod

-tACC

-tisu(DSP)其中：tClockPeriod

為時鐘周期，tDataRouteDelay(Slowest)為最慢的數(shù)據(jù)線延時，tACC

為SDRAM存取時間。5

讀保持時間應(yīng)滿足：toh(SDRAM)RouteDelay(fastest)

≥

tih(DSP)+

tClockRouteDelay

+tData即tClockRouteDelay

+tDataRouteDelay(fastest)≥tih(DSP)-toh(SDRAM)其中：toh(SDRAM)為SDRAM數(shù)據(jù)線輸出保持時間，tDataRouteDelay(fastest)為最快的數(shù)據(jù)線延時。對于數(shù)據(jù)線要求滿足下列條件才能保證正確寫5

寫建立時間應(yīng)滿足：tosu(DSP)-tDataRouteDelay(Slowest)+tClockRouteDelay≥tisu(SDRAM)即tDataRouteDelay(Slowest)-tClockRouteDelay≤tosu(DSP)-tisu(SDRAM)5

寫保持時間應(yīng)滿足：toh(DSP)-tClockRouteDelay+tDataRouteDelay(fastest)≥tih(SDRAM)即tClockRouteDelay–tDataRouteDelay(fastest)≤toh(DSP)-tih(SDRAM)布線延時約束關(guān)系的引申推導5tClockRouteDelay≤(tClockPeriod-tACC-tisu(DSP)+toh(DSP)-tih(SDRAM)）/25tClockRouteDelay≥（tih(DSP)-toh(SDRAM)-tosu(DSP)+tisu(SDRAM)）/25即（tih(DSP)-toh(SDRAM)-tosu(DSP)+tisu(SDRAM)）/2≤tClockRouteDelay≤-（tClockPeriod

tACC

-tisu(DSP)+toh(DSP)-tih(SDRAM)）/25

可見，時鐘線的傳輸延時必須在某一范圍之內(nèi)，才能滿足DSP與SDRAM間的時序參數(shù)要求，既不能太長也不能太短。較短的時鐘線增加控制信號線到SDRAM的保持時間，但卻減少從SDRAM來的數(shù)據(jù)保持時間。在設(shè)計這種類型的接口時應(yīng)該仔細考慮這一問題。一旦時鐘信號線的布線確定下來，控制線和數(shù)據(jù)線的布線長度應(yīng)該滿足上述約