一種高速、高精度全差分采樣保持電路的ASIC設(shè)計(jì)2010年8月14日中國(guó)科學(xué)院高能物理研究所魏微中國(guó)科學(xué)院“核探測(cè)技術(shù)與核電子學(xué)”重點(diǎn)實(shí)驗(yàn)室一種高速、高精度全差分采樣保持電路的ASIC設(shè)計(jì)2010年12主要內(nèi)容設(shè)計(jì)需求結(jié)構(gòu)選擇工作原理設(shè)計(jì)指標(biāo)整體設(shè)計(jì)仿真結(jié)果部分測(cè)試結(jié)果改進(jìn)方案2主要內(nèi)容設(shè)計(jì)需求3高能物理中的模數(shù)變換器典型的高能物理讀出電子學(xué)系統(tǒng)特殊需求：多通道：64~128通道低功耗：探測(cè)器端、總體消耗、散熱？較高的精度、合適的速度業(yè)界沒(méi)有高能物理專(zhuān)用的ADC，一直只能采用其他類(lèi)型替代物理信號(hào)同計(jì)算機(jī)信號(hào)的最終接口，模數(shù)混合器件設(shè)計(jì)困難，經(jīng)常受到禁運(yùn)等因素的限制3高能物理中的模數(shù)變換器典型的高能物理讀出電子學(xué)系統(tǒng)4多通道模數(shù)變換片外ADC：需引出模擬信號(hào)電纜連接，波形讀出電纜驅(qū)動(dòng)，阻性負(fù)載，功耗很大不適合多通道集成——基于分立元件的前端讀出方式片上高速ADC：無(wú)驅(qū)動(dòng)問(wèn)題多路開(kāi)關(guān)，電平讀出模擬電平讀出，功耗大大降低切換的死時(shí)間需要高速ADC——基于集成電路的前端讀出方式4多通道模數(shù)變換片外ADC：需引出模擬信號(hào)片內(nèi)ADC的結(jié)構(gòu)選擇——主流ADC發(fā)展趨勢(shì)FLASH多通道變換需要合適的精度，較快的速度

Σ-Δ：精度高、速度太慢

Pipeline：功耗、面積

Flash：功耗、面積太大，精度低逐次逼近：精度速度都比較合適、功耗低片內(nèi)ADC的結(jié)構(gòu)選擇——主流ADC發(fā)展趨勢(shì)FLASH多通道采樣保持電路在模數(shù)變換中的地位多通道、高計(jì)數(shù)率變換需要較快的ADC變換速度S/H將信號(hào)離散化，使后端電路僅面對(duì)固定電平，降低了孔徑誤差的影響，對(duì)后端電路要求降低S/H電路是ADC動(dòng)態(tài)誤差的主要來(lái)源之一，對(duì)模數(shù)變換的性能影響至關(guān)重要高速、高精度ADC要求S/H電路具有較小的精度誤差（增益）和很小的建立時(shí)間（速度）設(shè)計(jì)采樣保持模塊，應(yīng)用在一款逐次逼近ADC設(shè)計(jì)中，實(shí)現(xiàn)實(shí)用性采樣保持電路在模數(shù)變換中的地位多通道、高計(jì)數(shù)率變換需要較快的7主要內(nèi)容設(shè)計(jì)需求結(jié)構(gòu)選擇工作原理設(shè)計(jì)指標(biāo)整體設(shè)計(jì)仿真結(jié)果部分測(cè)試結(jié)果改進(jìn)方案7主要內(nèi)容設(shè)計(jì)需求整體結(jié)構(gòu)和工作原理全差分采樣保持電路，驅(qū)動(dòng)后級(jí)逐次逼近ADC單元工作原理：復(fù)位：Φ1閉合，運(yùn)放建立工作點(diǎn)，電容上極板電荷清零采樣：Φ1d閉合，電容充電，輸入信號(hào)被采樣保持讀出：Φ2閉合，其他斷開(kāi)，電容下極板翻轉(zhuǎn)到輸出端，作為運(yùn)放反饋路徑進(jìn)行信號(hào)讀出需采用兩相不交疊時(shí)鐘，防止交替過(guò)程中電荷泄放整體結(jié)構(gòu)和工作原理全差分采樣保持電路，驅(qū)動(dòng)后級(jí)逐次逼近ADC優(yōu)點(diǎn)諧波全差分電路抑制偶次諧波開(kāi)關(guān)注入效應(yīng)開(kāi)關(guān)對(duì)差分支路注入等量電荷，電荷注入效應(yīng)和時(shí)鐘饋通效應(yīng)作為共模噪聲被抵消運(yùn)放失調(diào)采樣相運(yùn)放失調(diào)被電容儲(chǔ)存，讀出相被抵消。運(yùn)放失調(diào)被自動(dòng)消零電容匹配性電容值僅影響采樣速度，完全建立后采樣信號(hào)同電容值無(wú)關(guān)讀出相未發(fā)生電荷轉(zhuǎn)移，保持信號(hào)同電容值也無(wú)關(guān)電容不需要精確匹配即能保證差分特性輔助開(kāi)關(guān)Φ1、_Φ2：反饋開(kāi)關(guān)尺寸失配將導(dǎo)致注入到輸入端的電荷不一致添加輔助開(kāi)關(guān)消除有限電荷注入失配的影響優(yōu)點(diǎn)諧波輔助開(kāi)關(guān)Φ1、_Φ2：采樣開(kāi)關(guān)采樣開(kāi)關(guān)導(dǎo)通電阻決定采樣速率采用CMOS開(kāi)關(guān)降低導(dǎo)通電阻導(dǎo)通電阻隨輸入信號(hào)電平而變化，導(dǎo)致諧波失真選擇開(kāi)關(guān)合適的寬長(zhǎng)比比例，使導(dǎo)通電阻隨輸入電平變化較較為平坦10采樣開(kāi)關(guān)采樣開(kāi)關(guān)導(dǎo)通電阻決定采樣速率10全差分采樣保持運(yùn)放設(shè)計(jì)三個(gè)部分：運(yùn)放主體：兩級(jí)增益連續(xù)時(shí)間共模反饋開(kāi)關(guān)電容共模反饋11性能要求：開(kāi)環(huán)增益80dB單位增益帶寬100MHz負(fù)載電容6p建立時(shí)間小于20ns全差分采樣保持運(yùn)放設(shè)計(jì)三個(gè)部分：11性能要求：結(jié)構(gòu)考慮采用兩級(jí)結(jié)構(gòu)：增益要求80dB，單級(jí)難以實(shí)現(xiàn)；建立時(shí)間小于20ns，有帶寬要求FoldedCas+GainBoosting？Doublet可能影響建立時(shí)間特性Telescopic：動(dòng)態(tài)范圍主運(yùn)放：差分對(duì)+共源共柵缺點(diǎn)：輸出動(dòng)態(tài)范圍不如簡(jiǎn)單共源減小vdsat保證動(dòng)態(tài)范圍如果共源共柵在輸入級(jí)？輸入動(dòng)態(tài)范圍受限共模反饋復(fù)雜度增加兩級(jí)結(jié)構(gòu)帶來(lái)共模反饋問(wèn)題純連續(xù)時(shí)間共模反饋：動(dòng)態(tài)范圍共模探測(cè)電阻驅(qū)動(dòng)能力帶寬、穩(wěn)定性無(wú)法采用單一SCcmfb結(jié)構(gòu)考慮采用兩級(jí)結(jié)構(gòu)：增益要求80dB，單級(jí)難以實(shí)現(xiàn)；建立時(shí)開(kāi)關(guān)電容共模反饋SCcmfb通?？刂破霉?jié)點(diǎn)采用統(tǒng)一SCcmfb：正反饋，cmfb反饋環(huán)路需反相兩級(jí)分別采用獨(dú)立的SCcmfb？復(fù)雜：控制邏輯、開(kāi)關(guān)、電容元件多利用部分連續(xù)時(shí)間共模反饋，復(fù)制第一級(jí)作為cmfb反相開(kāi)關(guān)電容共模反饋SCcmfb通常控制偏置節(jié)點(diǎn)連續(xù)時(shí)間共模反饋設(shè)計(jì)考慮一般連續(xù)時(shí)間共模反饋問(wèn)題阻性驅(qū)動(dòng)、環(huán)路穩(wěn)定性、動(dòng)態(tài)范圍結(jié)構(gòu)選擇：直接復(fù)制輸入級(jí)、低阻輸出（不存在穩(wěn)定性問(wèn)題）各工作點(diǎn)同輸入級(jí)相同，容易建立版圖可統(tǒng)一進(jìn)行，提高匹配性環(huán)路穩(wěn)定性設(shè)計(jì)考慮及仿真14連續(xù)時(shí)間共模反饋設(shè)計(jì)考慮一般連續(xù)時(shí)間共模反饋問(wèn)題14共模反饋環(huán)路穩(wěn)定性環(huán)路切斷點(diǎn)采用理想共模反饋替代共模反饋環(huán)路相位裕度>60°輸入共模范圍：0.5~3.3共模增益：-46.3dB共模反饋環(huán)路穩(wěn)定性環(huán)路切斷點(diǎn)采用理想共模反饋替代共模反饋環(huán)路運(yùn)放AC性能分析開(kāi)關(guān)電容cmfb采用理想共模反饋替代WorstCase：GBW100MHz增益79dB相位裕度均>60°集成電路制造工藝將使得實(shí)際電路參數(shù)偏離仿真值工藝Corner仿真確定了工藝制造的最壞條件，保證運(yùn)放在各種工藝條件下性能均能滿(mǎn)足要求運(yùn)放AC性能分析開(kāi)關(guān)電容cmfb采用理想共模反饋替代集成電路開(kāi)關(guān)電容共模反饋傳統(tǒng)結(jié)構(gòu)工作原理參考電容被充至參考值探測(cè)電容探測(cè)實(shí)際工作點(diǎn)采樣相運(yùn)放空閑，電容并聯(lián)，電荷分配，穩(wěn)定工作點(diǎn)保持相刷新參考電容，重新探測(cè)實(shí)際工作點(diǎn)尺寸選擇輸出端負(fù)載電容vs.收斂速度收斂速度：2個(gè)周期11bit建立時(shí)間：正沿13ns，負(fù)沿15ns17開(kāi)關(guān)電容共模反饋傳統(tǒng)結(jié)構(gòu)17采樣保持增益線(xiàn)性動(dòng)態(tài)范圍輸入差分Vpp1.1V考察輸出vs.輸入線(xiàn)性度線(xiàn)性度好于2×10-518采樣保持增益線(xiàn)性動(dòng)態(tài)范圍輸入差分Vpp1.1V18采樣保持動(dòng)態(tài)性能采用10MHz采樣率仿真（實(shí)際為3.125MHz）256點(diǎn)FFT動(dòng)態(tài)特性：采樣率10MHz，輸入信號(hào)351.5625kHz（相關(guān)采樣比為9）SFDR=82.3dB19采樣保持動(dòng)態(tài)性能采用10MHz采樣率仿真（實(shí)際為3.125M采樣保持版圖12234主運(yùn)放SCcmfb采樣控制電源版圖設(shè)計(jì)考慮：共心匹配噪聲隔離電源網(wǎng)絡(luò)分配作為IP單元集成在逐次逼近ADC中采樣保持版圖223主運(yùn)放21主要內(nèi)容設(shè)計(jì)需求結(jié)構(gòu)選擇工作原理設(shè)計(jì)指標(biāo)整體設(shè)計(jì)仿真結(jié)果部分測(cè)試結(jié)果改進(jìn)方案21主要內(nèi)容設(shè)計(jì)需求22測(cè)試環(huán)境將采樣保持模塊集成于逐次逼近ADC中，對(duì)逐次逼近ADC進(jìn)行測(cè)試測(cè)試平臺(tái)：基于A(yíng)lteraDE2開(kāi)發(fā)板和板載CycloneIIFPGA完成數(shù)據(jù)讀出利用FPGA外部引腳控制芯片以及同芯片進(jìn)行互聯(lián)利用FPGA內(nèi)部自帶niosII軟核，同計(jì)算機(jī)進(jìn)行通訊，完成數(shù)據(jù)傳遞FPGAUSBToPCSocketLVDSBufferDUTSDRAM22測(cè)試環(huán)境將采樣保持模塊集成于逐次逼近ADC中，對(duì)逐次逼近功能測(cè)試（通過(guò)片上模擬Probebuffer）23全差分采樣保持輸出瞬態(tài)波形和建立良好變化開(kāi)始在采樣開(kāi)始后的第4個(gè)周期（100ns）同仿真相符功能測(cè)試（通過(guò)片上模擬Probebuffer）23全差分采動(dòng)態(tài)性能測(cè)試（連同ADC）16384點(diǎn)FFT，采樣率3.125MHz，輸入信號(hào)211.52kHz（相關(guān)系數(shù)1109）（-3dBFS）ADC的非線(xiàn)性較大，反映到頻譜中：無(wú)明顯諧波，雜波很多24動(dòng)態(tài)性能測(cè)試（連同ADC）16384點(diǎn)FFT，采樣率3.12初步刻度考慮通過(guò)后端刻度，消除ADC非線(xiàn)性對(duì)動(dòng)態(tài)性能的影響，從而留下采樣保持電路的諧波特性以供分析刻度方案：25實(shí)際SARADC實(shí)際SARADC+刻度表一般刻度方法基于DAC，精度受限，且主要適合于修正線(xiàn)性誤差（增益誤差、失調(diào)誤差），對(duì)非線(xiàn)性誤差修正能力很有限初步刻度考慮通過(guò)后端刻度，消除ADC非線(xiàn)性對(duì)動(dòng)態(tài)性能的影響，基于正弦波的刻度方案26利用被測(cè)ADC采樣并FFT：得到精確的輸入正弦波的頻率FIR：通過(guò)FIR濾波器構(gòu)建，確定各階系數(shù)，構(gòu)建極窄帶帶通濾波器——由于已知輸入信號(hào)特性，通頻帶僅設(shè)定為輸入頻率一個(gè)點(diǎn)輸入信號(hào)重建：利用上述FIR濾波器對(duì)輸入信號(hào)重新進(jìn)行數(shù)字濾波，得到基本noisefree的純凈參考正弦波利用runningaverage方法獲得刻度表基于正弦波的刻度方案26利用被測(cè)ADC采樣并FFT：得到精確刻度結(jié)果-低頻27刻度結(jié)果-低頻27刻度結(jié)果-中頻28刻度結(jié)果-中頻28刻度結(jié)果-高頻29刻度結(jié)果-高頻29定量總結(jié)30刻度后，ADC整體動(dòng)態(tài)性能SFDR約70dB，SNDR約45dBADC引入的非線(xiàn)性被刻度消除，采樣保持電路的動(dòng)態(tài)性能實(shí)測(cè)結(jié)果初步滿(mǎn)足10bit的要求定量總結(jié)30刻度后，ADC整體動(dòng)態(tài)性能SFDR約70dB，S改進(jìn)和總結(jié)采樣保持電路的初步設(shè)計(jì)是成功的可以供10bit以?xún)?nèi)的ADC作為高速采樣保持模塊集成應(yīng)用改進(jìn)考慮：采樣開(kāi)關(guān)可以采用自舉開(kāi)關(guān)形式，進(jìn)一步降低開(kāi)關(guān)導(dǎo)通電阻隨輸入信號(hào)的變化，提高動(dòng)態(tài)性能采樣保持運(yùn)放的結(jié)構(gòu)可以做進(jìn)一步優(yōu)化片外尚需全差分驅(qū)動(dòng)運(yùn)放，可以考慮片內(nèi)集成該驅(qū)動(dòng)單元改進(jìn)和總結(jié)采樣保持電路的初步設(shè)計(jì)是成功的Thankyou！Thankyou！一種高速、高精度全差分采樣保持電路的ASIC設(shè)計(jì)2010年8月14日中國(guó)科學(xué)院高能物理研究所魏微中國(guó)科學(xué)院“核探測(cè)技術(shù)與核電子學(xué)”重點(diǎn)實(shí)驗(yàn)室一種高速、高精度全差分采樣保持電路的ASIC設(shè)計(jì)2010年3334主要內(nèi)容設(shè)計(jì)需求結(jié)構(gòu)選擇工作原理設(shè)計(jì)指標(biāo)整體設(shè)計(jì)仿真結(jié)果部分測(cè)試結(jié)果改進(jìn)方案2主要內(nèi)容設(shè)計(jì)需求35高能物理中的模數(shù)變換器典型的高能物理讀出電子學(xué)系統(tǒng)特殊需求：多通道：64~128通道低功耗：探測(cè)器端、總體消耗、散熱？較高的精度、合適的速度業(yè)界沒(méi)有高能物理專(zhuān)用的ADC，一直只能采用其他類(lèi)型替代物理信號(hào)同計(jì)算機(jī)信號(hào)的最終接口，模數(shù)混合器件設(shè)計(jì)困難，經(jīng)常受到禁運(yùn)等因素的限制3高能物理中的模數(shù)變換器典型的高能物理讀出電子學(xué)系統(tǒng)36多通道模數(shù)變換片外ADC：需引出模擬信號(hào)電纜連接，波形讀出電纜驅(qū)動(dòng)，阻性負(fù)載，功耗很大不適合多通道集成——基于分立元件的前端讀出方式片上高速ADC：無(wú)驅(qū)動(dòng)問(wèn)題多路開(kāi)關(guān)，電平讀出模擬電平讀出，功耗大大降低切換的死時(shí)間需要高速ADC——基于集成電路的前端讀出方式4多通道模數(shù)變換片外ADC：需引出模擬信號(hào)片內(nèi)ADC的結(jié)構(gòu)選擇——主流ADC發(fā)展趨勢(shì)FLASH多通道變換需要合適的精度，較快的速度

Σ-Δ：精度高、速度太慢

Pipeline：功耗、面積

Flash：功耗、面積太大，精度低逐次逼近：精度速度都比較合適、功耗低片內(nèi)ADC的結(jié)構(gòu)選擇——主流ADC發(fā)展趨勢(shì)FLASH多通道采樣保持電路在模數(shù)變換中的地位多通道、高計(jì)數(shù)率變換需要較快的ADC變換速度S/H將信號(hào)離散化，使后端電路僅面對(duì)固定電平，降低了孔徑誤差的影響，對(duì)后端電路要求降低S/H電路是ADC動(dòng)態(tài)誤差的主要來(lái)源之一，對(duì)模數(shù)變換的性能影響至關(guān)重要高速、高精度ADC要求S/H電路具有較小的精度誤差（增益）和很小的建立時(shí)間（速度）設(shè)計(jì)采樣保持模塊，應(yīng)用在一款逐次逼近ADC設(shè)計(jì)中，實(shí)現(xiàn)實(shí)用性采樣保持電路在模數(shù)變換中的地位多通道、高計(jì)數(shù)率變換需要較快的39主要內(nèi)容設(shè)計(jì)需求結(jié)構(gòu)選擇工作原理設(shè)計(jì)指標(biāo)整體設(shè)計(jì)仿真結(jié)果部分測(cè)試結(jié)果改進(jìn)方案7主要內(nèi)容設(shè)計(jì)需求整體結(jié)構(gòu)和工作原理全差分采樣保持電路，驅(qū)動(dòng)后級(jí)逐次逼近ADC單元工作原理：復(fù)位：Φ1閉合，運(yùn)放建立工作點(diǎn)，電容上極板電荷清零采樣：Φ1d閉合，電容充電，輸入信號(hào)被采樣保持讀出：Φ2閉合，其他斷開(kāi)，電容下極板翻轉(zhuǎn)到輸出端，作為運(yùn)放反饋路徑進(jìn)行信號(hào)讀出需采用兩相不交疊時(shí)鐘，防止交替過(guò)程中電荷泄放整體結(jié)構(gòu)和工作原理全差分采樣保持電路，驅(qū)動(dòng)后級(jí)逐次逼近ADC優(yōu)點(diǎn)諧波全差分電路抑制偶次諧波開(kāi)關(guān)注入效應(yīng)開(kāi)關(guān)對(duì)差分支路注入等量電荷，電荷注入效應(yīng)和時(shí)鐘饋通效應(yīng)作為共模噪聲被抵消運(yùn)放失調(diào)采樣相運(yùn)放失調(diào)被電容儲(chǔ)存，讀出相被抵消。運(yùn)放失調(diào)被自動(dòng)消零電容匹配性電容值僅影響采樣速度，完全建立后采樣信號(hào)同電容值無(wú)關(guān)讀出相未發(fā)生電荷轉(zhuǎn)移，保持信號(hào)同電容值也無(wú)關(guān)電容不需要精確匹配即能保證差分特性輔助開(kāi)關(guān)Φ1、_Φ2：反饋開(kāi)關(guān)尺寸失配將導(dǎo)致注入到輸入端的電荷不一致添加輔助開(kāi)關(guān)消除有限電荷注入失配的影響優(yōu)點(diǎn)諧波輔助開(kāi)關(guān)Φ1、_Φ2：采樣開(kāi)關(guān)采樣開(kāi)關(guān)導(dǎo)通電阻決定采樣速率采用CMOS開(kāi)關(guān)降低導(dǎo)通電阻導(dǎo)通電阻隨輸入信號(hào)電平而變化，導(dǎo)致諧波失真選擇開(kāi)關(guān)合適的寬長(zhǎng)比比例，使導(dǎo)通電阻隨輸入電平變化較較為平坦42采樣開(kāi)關(guān)采樣開(kāi)關(guān)導(dǎo)通電阻決定采樣速率10全差分采樣保持運(yùn)放設(shè)計(jì)三個(gè)部分：運(yùn)放主體：兩級(jí)增益連續(xù)時(shí)間共模反饋開(kāi)關(guān)電容共模反饋43性能要求：開(kāi)環(huán)增益80dB單位增益帶寬100MHz負(fù)載電容6p建立時(shí)間小于20ns全差分采樣保持運(yùn)放設(shè)計(jì)三個(gè)部分：11性能要求：結(jié)構(gòu)考慮采用兩級(jí)結(jié)構(gòu)：增益要求80dB，單級(jí)難以實(shí)現(xiàn)；建立時(shí)間小于20ns，有帶寬要求FoldedCas+GainBoosting？Doublet可能影響建立時(shí)間特性Telescopic：動(dòng)態(tài)范圍主運(yùn)放：差分對(duì)+共源共柵缺點(diǎn)：輸出動(dòng)態(tài)范圍不如簡(jiǎn)單共源減小vdsat保證動(dòng)態(tài)范圍如果共源共柵在輸入級(jí)？輸入動(dòng)態(tài)范圍受限共模反饋復(fù)雜度增加兩級(jí)結(jié)構(gòu)帶來(lái)共模反饋問(wèn)題純連續(xù)時(shí)間共模反饋：動(dòng)態(tài)范圍共模探測(cè)電阻驅(qū)動(dòng)能力帶寬、穩(wěn)定性無(wú)法采用單一SCcmfb結(jié)構(gòu)考慮采用兩級(jí)結(jié)構(gòu)：增益要求80dB，單級(jí)難以實(shí)現(xiàn)；建立時(shí)開(kāi)關(guān)電容共模反饋SCcmfb通常控制偏置節(jié)點(diǎn)采用統(tǒng)一SCcmfb：正反饋，cmfb反饋環(huán)路需反相兩級(jí)分別采用獨(dú)立的SCcmfb？復(fù)雜：控制邏輯、開(kāi)關(guān)、電容元件多利用部分連續(xù)時(shí)間共模反饋，復(fù)制第一級(jí)作為cmfb反相開(kāi)關(guān)電容共模反饋SCcmfb通?？刂破霉?jié)點(diǎn)連續(xù)時(shí)間共模反饋設(shè)計(jì)考慮一般連續(xù)時(shí)間共模反饋問(wèn)題阻性驅(qū)動(dòng)、環(huán)路穩(wěn)定性、動(dòng)態(tài)范圍結(jié)構(gòu)選擇：直接復(fù)制輸入級(jí)、低阻輸出（不存在穩(wěn)定性問(wèn)題）各工作點(diǎn)同輸入級(jí)相同，容易建立版圖可統(tǒng)一進(jìn)行，提高匹配性環(huán)路穩(wěn)定性設(shè)計(jì)考慮及仿真46連續(xù)時(shí)間共模反饋設(shè)計(jì)考慮一般連續(xù)時(shí)間共模反饋問(wèn)題14共模反饋環(huán)路穩(wěn)定性環(huán)路切斷點(diǎn)采用理想共模反饋替代共模反饋環(huán)路相位裕度>60°輸入共模范圍：0.5~3.3共模增益：-46.3dB共模反饋環(huán)路穩(wěn)定性環(huán)路切斷點(diǎn)采用理想共模反饋替代共模反饋環(huán)路運(yùn)放AC性能分析開(kāi)關(guān)電容cmfb采用理想共模反饋替代WorstCase：GBW100MHz增益79dB相位裕度均>60°集成電路制造工藝將使得實(shí)際電路參數(shù)偏離仿真值工藝Corner仿真確定了工藝制造的最壞條件，保證運(yùn)放在各種工藝條件下性能均能滿(mǎn)足要求運(yùn)放AC性能分析開(kāi)關(guān)電容cmfb采用理想共模反饋替代集成電路開(kāi)關(guān)電容共模反饋傳統(tǒng)結(jié)構(gòu)工作原理參考電容被充至參考值探測(cè)電容探測(cè)實(shí)際工作點(diǎn)采樣相運(yùn)放空閑，電容并聯(lián)，電荷分配，穩(wěn)定工作點(diǎn)保持相刷新參考電容，重新探測(cè)實(shí)際工作點(diǎn)尺寸選擇輸出端負(fù)載電容vs.收斂速度收斂速度：2個(gè)周期11bit建立時(shí)間：正沿13ns，負(fù)沿15ns49開(kāi)關(guān)電容共模反饋傳統(tǒng)結(jié)構(gòu)17采樣保持增益線(xiàn)性動(dòng)態(tài)范圍輸入差分Vpp1.1V考察輸出vs.輸入線(xiàn)性度線(xiàn)性度好于2×10-550采樣保持增益線(xiàn)性動(dòng)態(tài)范圍輸入差分Vpp1.1V18采樣保持動(dòng)態(tài)性能采用10MHz采樣率仿真（實(shí)際為3.125MHz）256點(diǎn)FFT動(dòng)態(tài)特性：采樣率10MHz，輸入信號(hào)351.5625kHz（相關(guān)采樣比為9）SFDR=82.3dB51采樣保持動(dòng)態(tài)性能采用10MHz采樣率仿真（實(shí)際為3.125M采樣保持版圖12234主運(yùn)放SCcmfb采樣控制電源版圖設(shè)計(jì)考慮：共心匹配噪聲隔離電源網(wǎng)絡(luò)分配作為IP單元集成在逐次逼近ADC中采樣保持版圖223主運(yùn)放53主要內(nèi)容設(shè)計(jì)需求結(jié)構(gòu)選擇工作原理設(shè)計(jì)指標(biāo)整體設(shè)計(jì)仿真結(jié)果部分測(cè)試結(jié)果改進(jìn)方案21主要內(nèi)容設(shè)計(jì)需求54測(cè)試環(huán)境將采樣保持模塊集成于逐次逼近ADC中，對(duì)逐次逼近ADC進(jìn)行測(cè)試測(cè)試平臺(tái)：基于A(yíng)lteraDE2開(kāi)發(fā)板和板載CycloneIIFPGA完成數(shù)據(jù)讀出利用FPGA外部引腳控制芯片以及同芯片進(jìn)行互聯(lián)利用FPGA內(nèi)部自帶niosII軟核，同計(jì)算機(jī)進(jìn)行通訊，完成數(shù)據(jù)傳遞FPGAUSBToPCSocketLVDSBufferDUTSDRAM22測(cè)試環(huán)境將采樣保持模塊集成于逐次逼近ADC中，對(duì)逐次逼近功能測(cè)試（通過(guò)片上模擬Probebuffer）55全差分采樣保持輸出瞬態(tài)波形和建立良好變化開(kāi)始在采樣開(kāi)始后的第4個(gè)周期（100ns）同仿真相符功能測(cè)試（通過(guò)片上模擬Probebuffer）23全差分采動(dòng)態(tài)性能測(cè)試（連同ADC）16384點(diǎn)FFT，采樣率3.125MHz，