EDA技術(shù)與VHDL第3章PLD硬件特性與編程技術(shù)3.1概論

圖3-1基本PLD器件的原理結(jié)構(gòu)圖

邏輯可編程查找表邏輯結(jié)構(gòu)FPGA查找表結(jié)構(gòu)單元

內(nèi)容可編程3.1.1可編程邏輯器件的發(fā)展歷程70年代80年代90年代PROM和PLA器件改進(jìn)的PLA器件GAL器件FPGA器件EPLD器件CPLD器件內(nèi)嵌復(fù)雜功能模塊的SoPCPLD期間的發(fā)展歷程

1970，PROM,EPROM,EEPROM結(jié)構(gòu)的PLD1974，PLA(ProgrammableLogicArray)1977，PAL(ProgrammableArrayLogic)MMI公司，PAL16L81985GAL(GenericArrayLogic)Lattice公司GAL16V8,GAL20V81985，EPLD(ErasablePLD)Altera公司1985，F(xiàn)PGA（FieldProgamableGateArray）Xilinx公司1989，CPLD（ComplexPLD）Lattice公司3.1概論

3.1.2PLD的分類圖3-2按集成度(PLD)分類

3.1概論

3.1.2PLD的分類1．熔絲(Fuse)型器件。

2．反熔絲(Anti-fuse)型器件

。

3．EPROM型。稱為紫外線擦除電可編程邏輯器件

。

4．EEPROM型

。

5．SRAM型

。

6．Flash型

。

CPLDFPGA3.2簡單PLD原理3.2.1電路符號表示圖3-3常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照

3.2.1電路符號表示

圖3-4PLD的互補緩沖器

圖3-5PLD的互補輸入

圖3-6PLD中與陣列表示

圖3-7PLD中或陣列的表示3-8陣列線連接表示

3.2簡單PLD原理3.2.2PROM

圖3-9PROM基本結(jié)構(gòu)

PROM的基本結(jié)構(gòu)地址位寬度：n數(shù)據(jù)位寬度：m3.2簡簡單單PLD原原理3.2.2PROMPROM中的地地址譯譯碼器器是完完成PROM存儲陣陣列的的行的的選擇擇，其其邏輯輯函數(shù)數(shù)是：：3.2簡簡單單PLD原原理3.2.2PROMPROM的的邏邏輯函函數(shù)不可編編程可編程程3.2簡簡單單PLD原原理3.2.2PROM圖3-10PROM的邏輯輯陣列列結(jié)構(gòu)構(gòu)PROM可可編程程邏輯輯陣列列我們現(xiàn)現(xiàn)在來來看一一個2X2的PROM的的電路路結(jié)構(gòu)構(gòu)2X2PROM的的邏輯輯陣列列圖連接符符號用PROM實現(xiàn)現(xiàn)半加加器00010110這些存存儲單單元的的值？半加器器邏輯輯表達(dá)達(dá)式（PROM）PLD的的問題題？只能用用于組組合邏邏輯輸入變變量的的增加加，存存儲容容量按按2的的冪次次增加加不適合合很多多輸入入變量量的組組合邏邏輯電電路實實現(xiàn)原因？？與陣列列不不可編編程；；或陣列列可可編程程。解決辦辦法？？PLAPLA的結(jié)結(jié)構(gòu)與或陣陣列均均可編編程PLA與PROM的的比較較PLAPROM地址000001010011100101110111PLA的問問題需要簡簡化的的邏輯輯函數(shù)數(shù)表達(dá)達(dá)式。。多輸輸入入輸輸出出時時，，簡簡化化算算法法復(fù)復(fù)雜雜。。運行行速速度度下下降降。。已經(jīng)經(jīng)淘淘汰汰，，現(xiàn)現(xiàn)主主要要用用于于全全定定制制ASIC芯芯片片中中新的的替替代代PLD器器件件是是？？PAL的的結(jié)結(jié)構(gòu)構(gòu)等價價表表達(dá)達(dá)與陣陣列列可編編程程或陣陣列列固定定PAL16V8的的結(jié)結(jié)構(gòu)構(gòu)PAL器器件件的的方方框框圖圖PAL器器件件的的特特點點與陣陣列列可可編編程程，，或或陣陣列列不不可可編編程程具有有時時鐘鐘輸輸入入，，觸觸發(fā)發(fā)器器電電路路，，可可用用于于時時序序電電路路設(shè)設(shè)計計不同同應(yīng)應(yīng)用用需需要要不不同同PAL器器件件，，器器件件種種類類較較多多采用用熔熔絲絲工工藝藝，，一一次次編編程程。。已經(jīng)經(jīng)被被GAL器件件所所取取代代GAL的的原原理理和PAL基基本本一一樣樣，，差差別別是是：：輸出出端端增增加加了了通通用用結(jié)結(jié)構(gòu)構(gòu)輸輸出出邏邏輯輯宏宏單單元元（（OLMC）改變輸出出方式，，通過軟軟件對其其編程即即可實現(xiàn)現(xiàn)，而PAL必必須進(jìn)行行硬件的的改變。。使用過程程中，一一種GAL器件件可以替替代相同同管腳數(shù)數(shù)的所有有PAL器件。。存儲單元元采用E2CMOS技技術(shù)，可可重復(fù)擦擦寫。2.2.5GAL圖3-18GAL16V8的結(jié)構(gòu)圖圖邏輯宏單單元輸入/輸輸出口輸入口時鐘信號輸入三態(tài)控制制可編程與與陣列固定或陣陣列GAL16V8OLMC結(jié)結(jié)構(gòu)之之1，，2（（GAL））寄存器器輸出出結(jié)構(gòu)構(gòu)寄存器器雙向向輸出出結(jié)構(gòu)構(gòu)OLMC結(jié)結(jié)構(gòu)之之3，，4（（GAL））組合輸輸出雙雙向結(jié)結(jié)構(gòu)復(fù)合型型組合合輸出出結(jié)構(gòu)構(gòu)OLMC結(jié)結(jié)構(gòu)之之5，，6（（GAL））反饋輸輸入結(jié)結(jié)構(gòu)輸出反反饋結(jié)結(jié)構(gòu)OLMC結(jié)結(jié)構(gòu)之之7（（GAL））簡單模模式輸輸出GAL器件件的問問題？？規(guī)模太太小寄存器器資源源太少少，不不能構(gòu)構(gòu)成復(fù)復(fù)雜時時序電電路。。I/O不夠夠靈活活，限限制了了片內(nèi)內(nèi)資源源的利利用率率。需要專專用編編程工工具解決：：CPLD的的出現(xiàn)現(xiàn)CPLD的的原理理產(chǎn)品Altera的的MAX7000，，MAX3000系系列（（EEPROM工藝藝）Xilinx的的XC9500系列列（Flash工藝藝）Lattice,Cypress的大大部分分產(chǎn)品品（EEPROM工工藝））下面以以Altera公司司的MAX7000系列介介紹之之。3.3CPLD的結(jié)結(jié)構(gòu)與與工作作原理理圖3-27MAX7128S的結(jié)構(gòu)構(gòu)1．邏輯輯陣列列塊(LAB)基于乘乘積項項的PLDPLD的組組成：：宏單元元（Marocell)可編程程連線線（PIA)I/O控制制塊宏單元元宏單元元是PLD的基基本結(jié)結(jié)構(gòu)，，由它它來實實現(xiàn)基基本的的邏輯輯功能能，，下圖是宏單單元（（Marocell)，，的結(jié)結(jié)構(gòu)MAX7000的宏宏單元元結(jié)構(gòu)構(gòu)宏單元元的構(gòu)構(gòu)成說說明（（一））由三部部分組組成乘積項項陣列列基本乘乘積項項，共共享擴擴展乘乘積項項，并并聯(lián)擴擴展乘乘積項項，乘積項項選擇擇矩陣陣可編程程D觸觸發(fā)器器各部分分的具具體作作用是是：？？？？宏單元元的構(gòu)構(gòu)成說說明（（二））乘積項項陣列列（圖圖左））實際就就是一一個與與或陣陣列，，每一一個交交叉點點都是是一個個可編編程熔熔絲，，如果果導(dǎo)通通就是是實現(xiàn)現(xiàn)“與與”邏邏輯。。乘積項項選擇擇矩陣陣（圖圖中間間）是一個個“或或”陣陣列。。兩者者一起起完成成組合合邏輯輯?？删幊藾觸觸發(fā)器（圖圖右側(cè)）D觸發(fā)器的的時鐘，清清零輸入都都可以編程程選擇，可可以使用專專用的全局局清零和全全局時鐘，，也可以使使用內(nèi)部邏邏輯（乘積積項陣列））產(chǎn)生的時時鐘和清零零。如果不不需要觸發(fā)發(fā)器，也可可以將此觸觸發(fā)器旁路路，信號直直接輸給PIA或輸輸出到I/O腳。3.3CPLD的結(jié)構(gòu)與與工作原理理3．?dāng)U展乘乘積項圖3-28共享擴展乘乘積項結(jié)構(gòu)構(gòu)3．?dāng)U展乘乘積項圖3-29并聯(lián)擴展項項饋送方式式并聯(lián)擴展項項不同宏單元元信號的級聯(lián)實現(xiàn)復(fù)雜邏邏輯3.3CPLD的結(jié)構(gòu)與與工作原理理4．可編程程連線陣列列(PIA)圖2-30PIA信號布線到到LAB的方式5．I/O控制塊圖3-31EPM7128S器件的I/O控制塊問題：軟件如何進(jìn)進(jìn)行編程？？PLD器件件I/O的的使用提示示可配置為：：單向輸入、、單向輸出出、雙向、、三態(tài)等端端口PLD器件件內(nèi)部信號號不能實現(xiàn)現(xiàn)“高阻態(tài)態(tài)”與其他器件件連接時應(yīng)應(yīng)注意電平平匹配高阻輸出時時，不能連連接過高的的電平邏輯輯請看下圖的的接法LED是否能能控制？I/O的高高阻輸出IO56=‘Z’LED不亮IO56=‘0’LED亮亮是嗎？FPGA原原理：查找找表采用查找表表結(jié)構(gòu)的PLD稱為為FPGA如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。。查找表（Look-Up-Table)簡稱為為LUT，，LUT本本質(zhì)上就是是一個RAM。FPGA中中用4輸入的LUT每一個LUT相當(dāng)當(dāng)于一個個有4位地地址線的16x1的的RAM。。一個N輸入入LUT可可以實現(xiàn)N個輸入變變量的任何何邏輯功能能，如N輸入““與”、N輸入““異或”等等。查找表實例例3.4FPGA的結(jié)構(gòu)與與工作原理理4輸入查表表表的例子子查找表的工工作過程說說明LUT的工工作過程用戶通過原原理圖或HDL語言言描述了一一個邏輯電電路PLD/FPGA開開發(fā)軟件計計算邏輯電電路的所有有可能的結(jié)結(jié)果（代碼碼），并把把結(jié)果事先先寫入RAM輸入一個信信號進(jìn)行邏邏輯運算就就等于輸入入一個地址址進(jìn)行查表表，找出地地址對應(yīng)的的內(nèi)容，然然后輸出即即可。實際的LUT結(jié)構(gòu)3.4.2Cyclone系列器器件的結(jié)構(gòu)構(gòu)與原理圖2-38LAB陣列連續(xù)布線(Altera基于查查找表（LUT）的的FPGA)LABLE3.4.2Cyclone系列器器件的結(jié)構(gòu)構(gòu)與原理圖3-34CycloneLE結(jié)構(gòu)圖3.4.2Cyclone系列器器件的結(jié)構(gòu)構(gòu)與原理圖3-35CycloneLE普通模式3.4.2Cyclone系列器器件的結(jié)構(gòu)構(gòu)與原理圖3-36CycloneLE動態(tài)算術(shù)模模式3.4.2Cyclone系列器器件的結(jié)構(gòu)構(gòu)與原理圖3-40快速進(jìn)位選選擇鏈3.4.2Cyclone系列器器件的結(jié)構(gòu)構(gòu)與原理圖3-37CycloneLAB結(jié)構(gòu)3.4FPGA的結(jié)構(gòu)與與工作原理理圖3-41LUT鏈和寄存器器鏈的使用用3.4.2Cyclone系列器器件的結(jié)構(gòu)構(gòu)與原理3.4.2Cyclone系列器器件的結(jié)構(gòu)構(gòu)與原理圖3-39LAB控制信號生生成嵌入式陣列列塊EAB是在輸入入、輸出口口上帶有寄寄存器的RAM塊，，是由一系系列的嵌入入式RAM單元構(gòu)成成。用EAB構(gòu)構(gòu)成不同結(jié)結(jié)構(gòu)的RAM和ROM輸出時鐘DRAM/ROM256x8512x41024x22048x1DDD寫脈沖電路輸出寬度8,4,2,1

數(shù)據(jù)寬度8,4,2,1地址寬度8,9,10,11寫使能輸入時鐘EAB的作用用用作ROM,RAM,FIFO等各各種類型存儲儲器實現(xiàn)計數(shù)器，，地址譯碼器器，硬件乘法法器等多個EAB可可組合，以滿滿足更大規(guī)模模的應(yīng)用3.4FPGA的結(jié)結(jié)構(gòu)與工作原原理圖3-42LVDS連接3.4.2Cyclone系列列器件的結(jié)構(gòu)構(gòu)與原理FPGA和CPLD的比比較1.邏輯單單元FPGA：單單元小，每每個單元輸入入變量只有幾幾個，邏輯功功能弱，觸發(fā)發(fā)器相對多。。實現(xiàn)較復(fù)雜雜的功能需要要幾個單元互互聯(lián)組合才能能完成?；ヂ?lián)聯(lián)關(guān)系復(fù)雜，，適合于數(shù)據(jù)據(jù)型系統(tǒng)，所所需觸發(fā)器多多，但邏輯相相對簡單。CPLD：大大單元，變量量20~28個，單元功功能強大，能能完成復(fù)雜函函數(shù)，因而互互聯(lián)關(guān)系簡單單，延時=本本身延時+集集總總線。觸觸發(fā)器資源少少。2.互連資資源CPLD：PIA聯(lián)線，，任一輸入、、輸出之間的的延時相等，，可預(yù)測FPGA:互互聯(lián)方式多多，實現(xiàn)同一一個功能可能能有不同方案案，延時不等等，延時不可可預(yù)測，因此此在用FPGA設(shè)計ASIC時除要要設(shè)計功能，，還要進(jìn)行延延時設(shè)計。3.編程工工藝CPLD：EEPROMEPROMFLASH工藝藝，功耗大，，保密性好FPGA:SRAM工藝，需要要配置芯片，，功耗低，保保密性差，但但可在工作時時更換其內(nèi)容容，實現(xiàn)不同同的邏輯。補充內(nèi)容：FPGA和CPLD的開開發(fā)應(yīng)用選擇擇由于各PLD公司的FPGA/CPLD產(chǎn)品在在價格、性能能、邏輯規(guī)模模和封裝(還還包括對應(yīng)的的EDA軟件件性能)等方方面各有千秋秋，不同的開開發(fā)項目，必必須作出最佳佳的選擇。在在應(yīng)用開發(fā)中中一般應(yīng)考慮慮以下幾個問問題。1．器件的邏邏輯資源量的的選擇開發(fā)一個項目目，首先要考考慮的是所選選的器件的邏邏輯資源量是是否滿足本系系統(tǒng)的要求。。2．芯片速度度的選擇隨著可編程邏邏輯器件集成成技術(shù)的不斷斷提高，F(xiàn)PGA和CPLD的工作作速度也不斷斷提高，pintopin延時時已達(dá)ns級級，在一般使使用中，器件件的工作頻率率已足夠了。。3．器件功耗耗的選擇由于在線編程程的需要，CPLD的工工作電壓多為為5V，而而FPGA的的工作電壓的的流行趨勢是是越來越低，，3.3V和2.5V的低工作作電壓的FPGA的使用用已十分普遍遍。4．FPGA/CPLD的選擇FPGA/GPLD的選選擇主要看開開發(fā)項目本身身的需要，對對于普通規(guī)模模且產(chǎn)量不是是很大的產(chǎn)品品項目，通常常使用CPLD比較好。。這是因為：：(1)在中中小規(guī)模范圍圍，CPLD價格較便宜宜，能直接用用于系統(tǒng)。(2)開發(fā)發(fā)CPLD的的EDA軟件件比較容易得得到，其中不不少PLD公公司將有條件件地提供免費費軟件。(3)CPLD的結(jié)結(jié)構(gòu)大多為EEPROM或FlashROM形式，編程程后即可固定定下載的邏輯輯功能，使用用方便，電路路簡單。(4)目前前最常用的CPLD多為為在系統(tǒng)可編編程的硬件器器件，編程方方式極為便捷捷。(5)CPLD中有有專門的布線線區(qū)和許多塊塊，無論實現(xiàn)現(xiàn)什么樣的邏邏輯功能，或或采用怎樣的的布線方式，，引腳至引腳腳間的信號延延時幾乎是固固定的，與邏邏輯設(shè)計無關(guān)關(guān)。FPGA的使使用途徑主要要有以下4個個方面：(1)直接接使用。即如如CPLD那那樣直接用于于產(chǎn)品的電路路系統(tǒng)板上。。(2)間接接使用。其方方法是首先利利用FPGA完成系統(tǒng)整整機的設(shè)計，，包括最后的的電路板的定定型，然后將將充分檢證的的成功的設(shè)計計軟件，如VHDL程序序，交付原供供產(chǎn)商進(jìn)行相相同封裝形式式的掩模設(shè)計計。(3)硬件件仿真。由于于FPGA是是SRAM結(jié)結(jié)構(gòu)，且能提提供龐大的邏邏輯資源，因因而適用于作作各種邏輯設(shè)設(shè)計的仿真器器件。從這個個意義上講，，F(xiàn)PGA本本身即為開發(fā)發(fā)系統(tǒng)的一部部分。(4)專用用集成電路ASIC設(shè)計計仿真。2.5硬硬件測試技術(shù)術(shù)圖2-43邊界掃描電路路結(jié)構(gòu)2.5.1內(nèi)內(nèi)部邏輯輯測試2.5.2JTAG邊界掃描測測試2.5.2JTAG邊界掃描測測試引

腳描

述功

能TDI測試數(shù)據(jù)輸入(TestDataInput)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。TDO測試數(shù)據(jù)輸出(TestDataOutput)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。TMS測試模式選擇(TestModeSelect)控制信號輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換。TMS必須在TCK的上升沿到來之前穩(wěn)定。TCK測試時鐘輸入(TestClockInput)時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測試復(fù)位輸入(TestResetInput)低電平有效，異步復(fù)位邊界掃描電路(在IEEE規(guī)范中，該引腳可選)。表2-1邊界掃描IO引腳功能圖2-44邊界掃描數(shù)據(jù)據(jù)移位方式2.5.2JTAG邊界掃描測測試圖2-45JTAGBST系統(tǒng)內(nèi)部結(jié)構(gòu)構(gòu)2.5.2JTAG邊界掃描測測試圖2-46JTAGBST系統(tǒng)與與FLEX器件關(guān)聯(lián)結(jié)構(gòu)構(gòu)圖2.5硬硬件件測測試試技技術(shù)術(shù)圖2-47JTAGBST選擇擇命命令令模模式式時時序序2.5.2JTAG邊邊界界掃掃描描測測試試2.5硬硬件件測測試試技技術(shù)術(shù)2.5.2JTAG邊邊界界掃掃描描測測試試TAP控制制器器的的命命令令模模式式有有：：SAMPLE／PRELOAD指令令模模式式EXTEST指令令模模式式BYPASS指令令模模式式IDCODE指令令模模式式USERCODE指令令模模式式2.5.3嵌嵌入入式式邏邏輯輯分分析析儀儀2.6FPGA/CPLD產(chǎn)產(chǎn)品品概概述述2.6.1Lattice公公司司CPLD器器件件系系列列1.ispLSI器件件系系列列（1）ispLSI1000E系列列。。（2）ispLSI2000E/2000VL/200VE系列列。。（3）ispLSI5000V系列列。。（4）ispLSI8000/8000V系列列。。2.6FPGA/CPLD產(chǎn)產(chǎn)品品概概述述2.6.1Lattice公公司司CPLD器器件件系系列列2.ispLSI器件件的的結(jié)結(jié)構(gòu)構(gòu)與與特特點點（1）采采用用UltraMOS工藝藝。。（2）系系統(tǒng)統(tǒng)可可編編程程功功能能，，所所有有的的ispLSI器件件均均支支持持ISP功能能。。（3）邊邊界界掃掃描描測測試試功功能能。。（4）加加密密功功能能。。（5）短短路路保保護(hù)護(hù)功功能能。。2.6FPGA/CPLD產(chǎn)產(chǎn)品品概概述述2.6.1Lattice公公司司CPLD器器件件系系列列3.ispMACH4000系列列4.LatticeEC&ECP系列ispMACH4000系列CPLD器件有3.3V、2.5V和1.8V三種供電電電壓，，分別屬屬于ispMACH4000V、ispMACH4000B和ispMACH4000C器件系列列。2.6FPGA/CPLD產(chǎn)品品概述2.6.2Xilinx公司的FPGA和CPLD器件系列列1.Virtex-4系列FPGA2.SpartanⅡ&Spartan-3&Spartan3E器件系列列3.XC9500&XC9500XL系列CPLD4.XilinxFPGA配置器件件SPROM5.Xilinx的IP核2.6FPGA/CPLD產(chǎn)產(chǎn)品概概述2.6.3Altera公司FPGA和CPLD器件系系列1.StratixII系列FPGA2.Stratix系列FPGA3.ACEX系列FPGA4.FLEX系列FPGA5.MAX系列CPLD6.Cyclone系列FPGA低成本本FPGA7.CycloneII系列FPGA8.MAXII系列器器件9.Altera宏功能塊及及IP核2.6FPGA/CPLD產(chǎn)品概概述2.6.4Actel公司的FPGA器件2.6.5Altera公司的FPGA配置方式與與配置器件件器

件功能描述封裝形式EPC21695680×1位，3.3/5V供電20腳PLCC、32腳TQFPEPC11046496×1位，3.3/5V供電8腳PDIP、20腳PLCCEPC1441440800×1位，3.3/5V供電8腳PDIP、20腳PLCC表2-2AlteraFPGA常用配置器器件2.7編編程與配配置表2-3圖2-48接口各引腳腳信號名稱稱基于電可擦擦除存儲單單元的EEPROM或Flash技術(shù)。基于SRAM查找表的編編程單元。?；诜慈劢z絲編程單元元。引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS---TDIGND2.7編編程與配配置2.7.1JTAG方式的在系系統(tǒng)編程圖2-48CPLD編程下載連連接圖2.7編編程與配配置2.7.1JTAG方式的在系系統(tǒng)編程圖2-49多CPLD芯片ISP編程連接方方式2.7編編程與配配置2.7.2使用PC并行口配置置FPGA圖2-50PS模式，F(xiàn)LEX10K配置時序2.7.2使用PC并行口配置置FPGA圖2-51多FPGA芯片配置電電路2.7編編程與配配置2.7.3FPGA專用配置器器件圖2-52FPGA使用EPC配置器件件的配置置時序2.7編編程程與配置置2.7.3FPGA專用配置置器件圖2-53FPGA的配置電電路原理理圖（注，此此圖來自自Altera資料，中中間一上上拉線應(yīng)應(yīng)串1K電阻）2.7編編程程與配置置2.7.3FPGA專用配置置器件圖2-54EPCS器件配置置FPGA的電路原原理圖2.7編編程程與配置置2.7.4使用單片片機配置置FPGA圖2-55用89C52進(jìn)行配置置2.7編編程程與配置置2.7.5使用CPLD配置FPGA使用單片片機配置置的缺點點：1、速度慢慢，不適適用于大大規(guī)模FPGA和高可靠靠應(yīng)用；；2、容量小小，單片片機引腳腳少，不不適合接接大的ROM以存儲較大的的配置文文件；3、體積大大，成本本和功耗耗都不利利于相關(guān)關(guān)的設(shè)計計。習(xí)題題2-1OLMC有何功功能？說說明GAL是怎怎樣實現(xiàn)現(xiàn)可編程程組合電電路與時時序電路的。2-2什么是基基于乘積積項的可可編程邏邏輯結(jié)構(gòu)構(gòu)？2-3什么是基基于查找找表的可可編程邏邏輯結(jié)構(gòu)構(gòu)？2-4FLEX10K系列器器件中的的EAB有何作作用？2-5與傳統(tǒng)的的測試技技術(shù)相比比，邊界界掃描技技術(shù)有何何優(yōu)點？？2-6解釋編程程與配置置這兩個個概念。。2-7請參閱相相關(guān)資料料，并回回答問題題：如本本章給出出的歸類類方式，，將基于于乘積積項的可可編程邏邏輯結(jié)構(gòu)構(gòu)的PLD器件件歸類為為CPLD；將將基于查查找表的的可編程程邏輯結(jié)結(jié)構(gòu)的PLD器器件歸類類為FPGA，，那么，，APEX系列列屬于什什么類型型PLD器件？？MAXII系列又又屬于什什么類型型的PLD器件件？為什什么？實驗與與設(shè)設(shè)計單片機或或CPLD及EPROM配置FPGA電路設(shè)計計根據(jù)圖2-50和圖2-55設(shè)計一個個可對EPF1K30配置的電電路，其其中的配配置文件件存儲器器可以用用EPROM(如27C040)擔(dān)任，配配置控制制器用EPM7128S或89C51來擔(dān)任，，要求EPROM能放置2個配置文文件，由由CPLD或單片機機通過控控制EPROM地址線的的方式，，根據(jù)接接受命令令的方式式對FPGA配置不同同的配置置文件。。3.5硬硬件件測試技技術(shù)1.何為JTAG？？2.何為嵌入入式邏輯輯分析儀儀？JTAG：起源源隨著IC技術(shù)的的發(fā)展，，PCB越來越越復(fù)雜，，尤其是是SMD器件(surfacemountpackagingdevice)的大大量使用用，PCB面積積越越小小。傳統(tǒng)測試試方法難難以使使用externaltestprobes（外外部測試試探針））“bed-of-nails”testfixtures（針床床測試設(shè)設(shè)備）1980年，JTAG（theJointTestActionGroup）組組織提出出了一種種新的測測試方案案JTAG：結(jié)構(gòu)構(gòu)定義了一一種boundary-scantesting方方法，，在IC芯片中中增加實實現(xiàn)這種種測試的的電路。。該方法后后來成為為IEEE1149.1標(biāo)準(zhǔn)準(zhǔn)圖示：JTAG接口的的信號定定義JTAG：功能能有3個功功能：內(nèi)部測試試一IC內(nèi)內(nèi)部的邏邏輯測試試外部測試試一IC間間相互連連接的測測試（PCB線線路測試試）取樣測試試一IC正正常運行行時的數(shù)數(shù)據(jù)取樣樣測試現(xiàn)在，JTAG電路和和接口被被廣泛用用于芯片片的代碼下載載,請請看電路路圖FLEX10K等器器件的JTAG電路JTAG:更多多內(nèi)容參見文獻(xiàn)獻(xiàn)：IEEE1149.1(JTAG)Boundary-ScanTestinginAlteraDevicesSeptember2000,ver.4.05ApplicationNote39相關(guān)器件件的datasheet嵌入式邏邏輯分析析儀利用FPGA中中的嵌入入式RAM模塊塊和少量量的邏輯輯資源，，可以在在FPGA中實實現(xiàn)一個個簡單的的嵌入式式邏輯分分析儀，，將內(nèi)部部邏輯單單元的信信號狀態(tài)態(tài)通過JTAG口讀出出，幫助助設(shè)計者者調(diào)試Altera的的SingalTapII3.7PLD器件件的配配置與與編程程何謂配配置和和編程程？將VHDL代碼碼形成成的文文件寫寫入PLD器件件的過過程配置（configure））和編程程(program)的區(qū)別別Program：對flash或者者EEPROM工藝的的配置芯芯片或者者PLD器件進(jìn)進(jìn)行寫入入的過程程Configure：：對SDRAM工藝的的FPGA寫入入數(shù)據(jù)必必須每次次上電后后均要進(jìn)進(jìn)行一次次，編程程文件保保存在配配置芯片片中，上上電時從從編程芯芯片下載載到FPGA中中Altera的的CPLD和FPGA的配配置編程程過程CPLD器件可可獨立使使用，無無需其他他編程芯芯片，直直接通過過JTAG接口口或其他他接口進(jìn)進(jìn)行編程程(ISP技技術(shù))FPGA器件不不能獨立立使用（（調(diào)試時時可以）），需要要和配置置芯片一一起使用用，在生生產(chǎn)時，，代碼寫寫入配置置芯片中中，應(yīng)用用時，加加電后代代碼自動動從配置置芯片寫寫入FPGA中中（ICR-in_circuitReconfigurablility）PLD器器件的2種配置置方法通過專用用編程器器配置通過PC機配置置通過專用用編程器器配置MAX7128的配置置電路MAX7000Sdevicesarein-systemprogrammableviaanindustry-standard4-pinJointTestActionGroup(JTAG)interface(IEEEStd.1149.1-1990).TheISPcircuitryinMAX7000SdevicesiscompatiblewithIEEEStd.1532specification.TheIEEEStd.1532isastandarddevelopedtoallowconcurrentISPbetweenmultiplePLDvendors.電路圖MAX7128的配置電電路圖多片MAX7128的配配置電路圖Altera公司的FPGA的配置置共有7種模式式：PassiveSerial(PS)ActiveSerial(AS)PassiveParallelSynchronous(PPS)FastPassiveParallel(FPP)PassiveParallelAsynchronous(PPA)PassiveSerialAsynchronous(PSA)JointTestActionGroup(JTAG)JTAG模式可通過FGPA的MSEL0,MSEL1引腳腳選擇被動/主動串行/并行異步/同步？？？有關(guān)配置的術(shù)術(shù)語被動/主動是指FPGA的配置過程程是FPGA發(fā)起還是是配置器件（（主 機host）發(fā)起起，如是FPGA器件發(fā)發(fā)起配置，則則為主動，否否則為被動動串行/并行配置數(shù)據(jù)通過過一根數(shù)據(jù)線線傳送道到FPGA中為為串行，并行行配置一般般有8根數(shù)據(jù)據(jù)線，速度更更快異步/同步異步配置，沒沒有時鐘信號號線，同步配配置有時鐘信信號線PassiveSerial(PS)被被動動串串行行可通通過過一一下下2種種方方式式配配置置：：theenhancedconfigurationdevicesEPC16,EPC8,andEPC4),EPC2,EPC1,EPC1441serialsynchronousmicroprocessorinterface：heUSBBlasterUSBPortDownloadCable,MasterBlasteTMrcommunicationscable,ByteBlasterTMIIparalleldownloadcableByteBlasterMVTMparallelportdownloadcable.3.7編編程與配置使用PC并行口對FPGA配置進(jìn)行ICR在系統(tǒng)重重配置圖3-50PS模式，F(xiàn)LEX10K配置時序ActiveSerial(AS)主主動串行Configurationwiththeserialconfigurationdevices(EPCS1andEPCS