數(shù)字系統(tǒng)設(shè)計(jì)hdl課后答案【篇一：數(shù)字系統(tǒng)設(shè)計(jì)與veriloghdl】ss=txt>（復(fù)習(xí)）eda（electronicdesignautomation）就是以計(jì)算機(jī)為工作平臺(tái)，以eda軟件工具為開(kāi)發(fā)環(huán)境，以pld器件或者asic專(zhuān)用集成電路為目標(biāo)器件設(shè)計(jì)實(shí)現(xiàn)電路系統(tǒng)的一種技術(shù)。1．電子cad（computeraideddesign）2．電子cae（computeraidedengineering）3．eda（electronicdesignautomation）eda技術(shù)及其發(fā)展p2eda技術(shù)的應(yīng)用范疇1.3數(shù)字系統(tǒng)設(shè)計(jì)的流程基于fpga/cpld的數(shù)字系統(tǒng)設(shè)計(jì)流程1.原理圖輸入(schematicdiagrams)2、硬件描述語(yǔ)言(hdl文本輸入)設(shè)計(jì)輸入硬件描述語(yǔ)言與軟件編程語(yǔ)言有本質(zhì)的區(qū)別綜合（synthesis）將較高層次的設(shè)計(jì)描述自動(dòng)轉(zhuǎn)化為較低層次描述的過(guò)程◆行為綜合：從算法表示、行為描述轉(zhuǎn)換到寄存器傳輸級(jí)（rtl）◆邏輯綜合：rtl級(jí)描述轉(zhuǎn)換到邏輯門(mén)級(jí)（包括觸發(fā)器）◆版圖綜合或結(jié)構(gòu)綜合：從邏輯門(mén)表示轉(zhuǎn)換到版圖表示，或轉(zhuǎn)換到pld器件的配置網(wǎng)表表示綜合器是能自動(dòng)實(shí)現(xiàn)上述轉(zhuǎn)換的軟件工具，是能將原理圖或hdl語(yǔ)言描述的電路功能轉(zhuǎn)化為具體電路網(wǎng)表的工具適配適配器也稱(chēng)為結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，并產(chǎn)生最終的可下載文件對(duì)cpld器件而言，產(chǎn)生熔絲圖文件，即jedec文件；對(duì)fpga器件則產(chǎn)生bitstream位流數(shù)據(jù)文件p8仿真（simulation）功能仿真（functionsimulation）時(shí)序仿真（timingsimulation）仿真是對(duì)所設(shè)計(jì)電路的功能的驗(yàn)證p9編程（program）把適配后生成的編程文件裝入到pld器件中的過(guò)程，或稱(chēng)為下載。通常將對(duì)基于eeprom工藝的非易失結(jié)構(gòu)pld器件的下載稱(chēng)為編程（program），將基于sram工藝結(jié)構(gòu)的pld器件的下載稱(chēng)為配置（configure）。習(xí)題1.1現(xiàn)代eda技術(shù)的特點(diǎn)有哪些？1.2什么是top-down設(shè)計(jì)方式？1.3數(shù)字系統(tǒng)的實(shí)現(xiàn)方式有哪些？各有什么優(yōu)缺點(diǎn)？1.4什么是ip復(fù)用技術(shù)？ip核對(duì)eda技術(shù)的應(yīng)用和發(fā)展有什么意義？1.5用硬件描述語(yǔ)言設(shè)計(jì)數(shù)字電路有什么優(yōu)勢(shì)？1.6基于fpga/cpld的數(shù)字系統(tǒng)設(shè)計(jì)流程包括哪些步驟？1.7什么是綜合？常用的綜合工具有哪些？1.8功能仿真與時(shí)序仿真有什么區(qū)別？第2章fpga/cpld器件2.1pld的分類(lèi)pld的發(fā)展歷程pld的集成度分類(lèi)可編程邏輯器件（pld）簡(jiǎn)單pld復(fù)雜pldplapalgalcpldfpga一般將gal22v10（500門(mén)~750門(mén)）作為簡(jiǎn)單pld和高密度pld的分水嶺pld器件按照可以編程的次數(shù)可以分為兩類(lèi)：(1)一次性編程器件（otp，onetimeprogrammable）(2)可多次編程器件otp類(lèi)器件的特點(diǎn)是：只允許對(duì)器件編程一次，不能修改，而可多次編程器件則允許對(duì)器件多次編程，適合于在科研開(kāi)發(fā)中使用。按編程特點(diǎn)分類(lèi)p15(1)熔絲（fuse）(2)反熔絲（antifuse）編程元件(3)紫外線擦除、電可編程，如eprom。(4)電擦除、電可編程方式，(eeprom、快閃存儲(chǔ)器（flashmemory）），如多數(shù)cpld(5)靜態(tài)存儲(chǔ)器（sram）結(jié)構(gòu)，如多數(shù)fpga按編程元件和編程工藝分類(lèi)pld器件的原理結(jié)構(gòu)圖2.2pld的基本原理與結(jié)構(gòu)pld電路符號(hào)表示與門(mén)、或門(mén)的表示pld連接表示法【篇二：數(shù)字系統(tǒng)設(shè)計(jì)與verilog_hdl_王金明_第四版__eda期末知識(shí)點(diǎn)復(fù)習(xí)(寧波工程學(xué)院電科版)】1)更適合用于描述規(guī)模大、功能復(fù)雜的數(shù)字系統(tǒng)2)語(yǔ)言標(biāo)準(zhǔn)化、便于設(shè)計(jì)的復(fù)用、交流、保存和修改3)設(shè)計(jì)與工藝的無(wú)關(guān)性，寬范圍的描述能力，便于組織大規(guī)模、模塊化的設(shè)計(jì)2、verilog模塊的結(jié)構(gòu)模塊聲明：包括模塊名字、模塊輸入、輸出端口列表，結(jié)束關(guān)鍵字為endmodule端口定義：格式為：input:端口名1，端口名2?端口名n；output:端口名1，端口名2?端口名n；inout:端口名1，端口名2?端口名n；3、標(biāo)識(shí)符是用戶在編程時(shí)給verilog對(duì)象起的名字，模塊、端口和實(shí)例的名字都是標(biāo)識(shí)符。標(biāo)識(shí)符可以是任意一組字母、數(shù)字以及符號(hào)“$”和“_”的組合，但標(biāo)識(shí)符的第一個(gè)字符必須是字母（a-z，a-z）或者是下劃線“_”，標(biāo)識(shí)符最長(zhǎng)可包含1023個(gè)字符，此外，標(biāo)識(shí)符區(qū)分大小寫(xiě)。4、整數(shù)寫(xiě)法：+/-size位寬’base進(jìn)制value數(shù)字1、在較長(zhǎng)的數(shù)之間可用下劃線分開(kāi)2、當(dāng)數(shù)字不說(shuō)明位寬時(shí)，默認(rèn)值為32位3、x或（z）在二進(jìn)制中代表1位x（或z），在八進(jìn)制中代表3位，在16進(jìn)制中代表4位4、如果沒(méi)有定義一個(gè)整數(shù)的位寬，其寬度為相應(yīng)值中定義的位數(shù)。5、如果定義的位寬比實(shí)際的位數(shù)長(zhǎng)，通常在左邊填0補(bǔ)位，但如果最左邊一位為x或z，就相應(yīng)的用x或z左邊補(bǔ)位。6、“？”是高阻態(tài)z的另一種表示符號(hào)，在數(shù)字的表示中，字符“？”和z是完全等價(jià)的，可相互代替。7、整數(shù)可以帶符號(hào)，并且正負(fù)號(hào)應(yīng)寫(xiě)在最左邊，負(fù)數(shù)通常表示為二進(jìn)制補(bǔ)碼的形式。8、當(dāng)位寬與進(jìn)制缺省時(shí)表示的是10進(jìn)制數(shù)9、在位寬和‘之間，以及進(jìn)制和數(shù)值之間允許出現(xiàn)空格，但’和進(jìn)制之間以及數(shù)值之間是不能出現(xiàn)空格的。要求掌握整數(shù)正確的書(shū)寫(xiě)方式。5、向量：寬度大于1位的變量；標(biāo)量：寬度為1位的變量。定義2個(gè)8位reg型矢量：reg[7:0]ra,rb;6、運(yùn)算符（1）注意：邏輯運(yùn)算符，例如邏輯與、邏輯或||、邏輯非!，運(yùn)算結(jié)果是1位的。如果操作數(shù)不止1位的話，則應(yīng)將操作數(shù)作為一個(gè)整體來(lái)對(duì)待，即如果操作數(shù)全是0，則相當(dāng)于邏輯0，但只要某一位是1，則操作數(shù)就應(yīng)該整體看作邏輯1。例如：若a=4’b0000,b=4’b0101，則有：ab=0;（2）位拼接運(yùn)算符：{}將兩個(gè)或多個(gè)信號(hào)的某些位拼接起來(lái)7、initial語(yǔ)句和always語(yǔ)句的區(qū)別:initial語(yǔ)句常用于仿真中的初始化，initial過(guò)程塊中的語(yǔ)句只執(zhí)行一次，不帶觸發(fā)條件；always塊內(nèi)的語(yǔ)句則是不斷重復(fù)執(zhí)行的，always過(guò)程語(yǔ)句是可綜合的，帶有觸發(fā)條件。8、posedge:上升negedge:下降弄清楚同步和異步的概念。例如：如果nreset和nset是異步，時(shí)鐘clock上升沿觸發(fā)。always@(posedgeclkorposedgerst_n)if(!rst_n)q=0;elseif(nset)q=1;elseq=d;9、阻塞賦值與非阻塞賦值的區(qū)別：非阻塞賦值在整個(gè)過(guò)程塊結(jié)束時(shí)才完成賦值操作；阻塞賦值在該語(yǔ)句結(jié)束時(shí)就立即完成賦值操作。在always過(guò)程塊中，阻塞賦值可以理解為賦值語(yǔ)句是順序執(zhí)行的，而非阻塞賦值可以理解為賦值語(yǔ)句是并發(fā)執(zhí)行的.10、條件語(yǔ)句，條件語(yǔ)句也稱(chēng)分支語(yǔ)句。11、順序執(zhí)行：阻塞賦值語(yǔ)句；并發(fā)執(zhí)行:非阻塞賦值語(yǔ)句。12、用行為語(yǔ)句設(shè)計(jì)一個(gè)8位計(jì)數(shù)器，每次在時(shí)鐘的上升沿，計(jì)數(shù)器加1，當(dāng)計(jì)數(shù)器逸出時(shí)，自動(dòng)從零開(kāi)始重新計(jì)數(shù)。計(jì)數(shù)器有同步復(fù)位端。modulecount(count,reset,clk);inputclk,reset;outputclk,reset;output[7:0]count;regcount;always@(posedgeclk)if(reset==1)begincount=8b0;endelseif(count=8b11111111)begincount=9b0;endelseifbegincount=count+1;endendmodule13奇偶校驗(yàn)位產(chǎn)生器的veriloghdl描述:moduleparity(evrn_bit,odd_bit,a);input[7:0]a;outputeven_bit,odd_bit;assigneven_bit=^a;//生成偶校驗(yàn)位endmodule;14、課本197頁(yè)：8.2有限狀態(tài)機(jī)的verilog描述參考例8.3，例8.7，學(xué)會(huì)用有限狀態(tài)機(jī)設(shè)計(jì)序列檢測(cè)器。modulefsm_seq1111(x,z,clk,reset);inputx,clk,reset;outputregz;reg[4:0]state;parameters0=’d0,s1=’d1,s2=’d2,s3=’d3,s4=’d4;always@(posedgeclk)beginif(reset)beginstate=s0;z=0;endelsecasex(state)s0:beginif(x==0)beginstate=s0;z=0;endelsebeginstate=s1;z=0;endends1:beginif(x==0)beginstate=s0;z=0;endelsebeginstate=s2;z=0;endends2:beginif(x==0)beginstate=s0;z=0;endelsebeginstate=s3;z=0;endends3:beginif(x==0)beginstate=s0;z=0;endelsebeginstate=s4;z=1;endends4:beginif(x==0)beginstate=s0;z=0;endelsebeginstate=s4;z=1;endenddefault:state=s0;endcaseendendmodule15、狀態(tài)機(jī)設(shè)計(jì)流水燈:moduleled_water(clk50m,rst,led);inputclk50m;output[7:0]led;inputrst;wireclk_5hz;reg[7:0]led_r;reg[3:0]state;reg[23:0]count;parameters0=d0,s1=d1,s2=d2,s3=d3,s4=d4,s5=d5,s6=d6,s7=d7,s8=d8,s9=d9,s10=d10,s11=d11,s12=d12,s13=d13,s14=d14,s15=d15;always@(posedgeclk50m)beginif(count==10000000)begincount=1b0;endelsecount=count+1b1;endassignclk_5hz=count[23];assignled=led_r;always@(posedgeclk_5hz)beginif(!rst)state=s0;elsecase(state)s0:beginled_r=8b01111111;state=s1;ends1:beginled_r=8b10111111;state=s2;ends2:beginled_r=8b11011111;state=s3;ends3:beginled_r=8b11101111;state=s4;ends4:beginled_r=8b11110111;state=s5;ends5:beginled_r=8b11111011;state=s6;ends6:beginled_r=8b11111101;state=s7;ends7:beginled_r=8b11111110;state=s8;ends8:beginled_r=8b11111100;state=s9;ends9:beginled_r=8b11111000;state=s10;ends10:beginled_r=8b11110000;state=s11;ends11:beginled_r=8b11100000;state=s12;ends12:beginled_r=8b11000000;state=s13;ends13:beginled_r=8b10000000;state=s14;ends14:beginled_r=8b00000000;state=s15;ends15:beginled_r=8b10100101;state=s0;enddefault:beginled_r=8b11111111;state=s0;endendcaseendendmodule16、超前進(jìn)位加法器的veriloghdl描述:moduleadd_ahead(sum,cout,a,b,cin);input[7:0]a,b;inputcin;output[7:0]sum;outputcout;wire[7:0]g,p;wire[7:0]c,sum;assigng[0]=a[0]b[0];assignp[0]=a[0]|b[0];assignc[0]=cin;assignsum[0]=g[0]^p[0]^c[0];assigng[1]=a[1]b[1];assignp[1]=a[1]|b[1];assignc[1]=g[0]|(p[0]cin);assignsum[0]=g[0]^p[0]^c[0];assigng[2]=a[2]b[2];assignp[2]=a[2]|b[2];assignc[2]=g[1]|(p[1]c[1]);assignsum[2]=g[2]^p[2]^c[2];assigng[3]=a[3]b[3];assignp[3]=a[3]|b[3];assignc[3]=g[2]|(p[2]c[2]);assignsum[3]=g[3]^p[3]^c[3];assigng[4]=a[4]b[4];assignp[4]=a[4]|b[4];assignc[4]=g[3]|(p[3]c[3]);assignsum[4]=g[2]^p[2]^c[2];assigng[5]=a[5]b[5];assignp[5]=a[5]|b[5];assignc[5]=g[4]|(p[4]c[4]);assignsum[5]=g[5]^p[5]^c[5];assigng[6]=a[6]b[6];assignp[6]=a[6]|b[6];assignc[6]=g[5]|(p[5]c[5]);assignsum[6]=g[6]^p[6]^c[6];assigng[7]=a[7]b[7];assignp[7]=a[7]|b[7];assignc[7]=g[6]|(p[6]c[6]);assignsum[7]=g[7]^p[7]^c[7];assigncout=g[7]|(p[7]c[7]);endmodule17、課本227頁(yè)：9.4奇數(shù)分頻與小數(shù)分頻奇數(shù)分頻的方法：用兩個(gè)計(jì)數(shù)器，一個(gè)由輸入時(shí)鐘上升沿觸發(fā)，一個(gè)由輸入時(shí)鐘下降沿觸發(fā)，最后將兩個(gè)計(jì)數(shù)器的輸出相或，即可得到占空比為50%的方波波形。小數(shù)分頻的方法：1)用數(shù)字鎖相環(huán)實(shí)現(xiàn)。先利用鎖相環(huán)電路將輸入時(shí)鐘倍頻，然后利用分頻器對(duì)新產(chǎn)生的高頻信號(hào)進(jìn)行分頻得到需要的時(shí)鐘頻率。2)先設(shè)計(jì)兩個(gè)不同分頻比的整數(shù)分頻器，然后通過(guò)控制兩種分頻比出現(xiàn)的不同次數(shù)來(lái)獲得所需的小數(shù)分頻值，從而實(shí)現(xiàn)平均意義上的小數(shù)分頻。偶數(shù)次分頻的方法：比如進(jìn)行2n次分頻，只需在計(jì)數(shù)到n-1時(shí)，波形翻轉(zhuǎn)即可；或者在最后一級(jí)加一個(gè)2分頻器也可實(shí)現(xiàn)。【篇三：數(shù)字系統(tǒng)設(shè)計(jì)與veriloghdl課程設(shè)計(jì)】設(shè)計(jì)題目：實(shí)用多功能數(shù)字鐘專(zhuān)業(yè)：電子信息科學(xué)與技術(shù)班級(jí)：0313410學(xué)號(hào)：031341025姓名：楊存智指導(dǎo)老師：黃雙林摘要本課程設(shè)計(jì)利用quartusii軟件verilogvhdl語(yǔ)言的基本運(yùn)用設(shè)計(jì)一個(gè)多功能數(shù)字鐘，經(jīng)分析采用模塊化設(shè)計(jì)方法，分別是頂層模塊、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模塊，再進(jìn)行試驗(yàn)設(shè)計(jì)和軟件仿真調(diào)試，分別實(shí)現(xiàn)時(shí)分秒計(jì)時(shí)、鬧鐘鬧鈴、時(shí)分秒手動(dòng)校時(shí)、時(shí)分秒清零，時(shí)間保持和整點(diǎn)報(bào)時(shí)等多種基本功能。單個(gè)模塊調(diào)試達(dá)到預(yù)期目標(biāo)，再將整體模塊進(jìn)行試驗(yàn)設(shè)計(jì)和軟件仿真調(diào)試，已完全達(dá)到分塊模式設(shè)計(jì)功能，并達(dá)到設(shè)計(jì)目標(biāo)要求。關(guān)鍵字：多功能數(shù)字鐘、verilog、模塊、調(diào)試、仿真、功能目錄1．課程設(shè)計(jì)的目的及任務(wù).............................................................錯(cuò)誤！未定義書(shū)簽。1.1課程設(shè)計(jì)的目的...............................................................................................31.2課程設(shè)計(jì)的任務(wù)與要求....................................................................................42．課程設(shè)計(jì)思路及其原理............................................................................................43．quartusii軟件的應(yīng)用..............................................................................................53.1工程建立及存盤(pán)...............................................................................................53.2工程項(xiàng)目的編譯...............................................................................................53.3時(shí)序仿真..........................................................................................................64．分模塊設(shè)計(jì)、調(diào)試、仿真與結(jié)果分析......................................................................74.1clk50mto1時(shí)鐘分頻模塊.................................................................................74.2adder加法器模塊............................................................................................74.3hexcounter16進(jìn)制計(jì)數(shù)器模塊........................................................................74.4counter_time計(jì)時(shí)模塊....................................................................................84.5alarm鬧鈴模塊................................................................................................84.6sound_ddd嘀嘀嘀鬧鈴聲模塊........................................................................94.7sound_ddd_du嘀嘀嘀—嘟聲音模塊...............................................................94.8alarm_time鬧鐘時(shí)間設(shè)定模塊......................................................................104.9bitsel將輸出解碼成時(shí)分秒選擇模塊..............................................................104.10switch去抖模塊...........................................................................................114.11led譯碼顯示模塊.........................................................................................114.12clock頂層模塊............................................................................................125．實(shí)驗(yàn)總結(jié)................................................................................................................135．1調(diào)試中遇到的問(wèn)題及解決的方法.................................................................135.2實(shí)驗(yàn)中積累的經(jīng)驗(yàn)..........................................................................................145.3心得體會(huì)........................................................................................................146．參考文獻(xiàn)...............................................................................................................141.1課程設(shè)計(jì)的目的通過(guò)課程設(shè)計(jì)的鍛煉，要求學(xué)生掌握veriloghdl語(yǔ)言的一般設(shè)計(jì)方法，掌握veriloghdl語(yǔ)言的基本運(yùn)用，具備初步的獨(dú)立設(shè)計(jì)能力，提高綜合運(yùn)用所學(xué)的理論知識(shí)獨(dú)立分析和解決問(wèn)題的能力，基于實(shí)踐、源于實(shí)踐，實(shí)踐出真知，實(shí)踐檢驗(yàn)真理，培養(yǎng)學(xué)生的創(chuàng)新精神。掌握現(xiàn)代數(shù)字邏輯電路的應(yīng)用設(shè)計(jì)方法，進(jìn)一步掌握電子儀器的正確使用方法，以及掌握利用計(jì)算機(jī)進(jìn)行電子設(shè)計(jì)自動(dòng)化(eda)的基本方法。1.2課程設(shè)計(jì)的任務(wù)與要求用veriloghdl語(yǔ)言設(shè)計(jì)一個(gè)多功能的數(shù)字鐘，具有下述功能：(1）計(jì)時(shí)功能。包括時(shí)、分、秒的計(jì)時(shí)；(2)定時(shí)與鬧鐘功能：能在設(shè)定的時(shí)間發(fā)出鬧鈴音；(3)校時(shí)功能。對(duì)時(shí)、分和秒能手動(dòng)調(diào)整以校準(zhǔn)時(shí)間；(4)整點(diǎn)報(bào)時(shí)功能；每逢整點(diǎn)，產(chǎn)生“嘀嘀嘀嘀一嘟”四短一長(zhǎng)的報(bào)時(shí)音。2．課程設(shè)計(jì)思路及其原理數(shù)字計(jì)時(shí)器要實(shí)現(xiàn)時(shí)分秒計(jì)時(shí)、鬧鐘鬧鈴、時(shí)分秒手動(dòng)校時(shí)、時(shí)分秒清零，時(shí)間保持和整點(diǎn)報(bào)時(shí)等多種基本功能，所有功能都基于計(jì)時(shí)功能。因此首先需要獲得具有精確振蕩時(shí)間的脈振信號(hào)，以此作為計(jì)時(shí)電路的時(shí)序基礎(chǔ)，實(shí)驗(yàn)中可以使用的振蕩頻率源為50mhz，通過(guò)分頻獲得所需脈沖頻率1hz。得到1hz脈沖后，要產(chǎn)生計(jì)時(shí)模塊，必須需要加法器來(lái)進(jìn)行加法，因此需要一個(gè)全加器，此實(shí)驗(yàn)中設(shè)計(jì)一個(gè)八位全加器來(lái)滿足要求。數(shù)字電路設(shè)計(jì)中，皆采用二進(jìn)制加法，為實(shí)現(xiàn)實(shí)驗(yàn)中時(shí)分秒的最大功能，本實(shí)驗(yàn)中采用十六進(jìn)制加法器，再進(jìn)行bcd碼進(jìn)行轉(zhuǎn)換來(lái)實(shí)現(xiàn)正常時(shí)鐘顯示。為產(chǎn)生秒位，設(shè)計(jì)一個(gè)模60計(jì)數(shù)器，利用加法器對(duì)1hz的脈沖進(jìn)行秒計(jì)數(shù)，產(chǎn)生秒位；為產(chǎn)生分位，通過(guò)秒位的進(jìn)位產(chǎn)生分計(jì)數(shù)脈沖，分位也由模60計(jì)數(shù)器構(gòu)成；為產(chǎn)生時(shí)位，用一個(gè)模24計(jì)數(shù)器對(duì)分位的進(jìn)位脈沖進(jìn)行計(jì)數(shù)。整個(gè)數(shù)字計(jì)時(shí)器的計(jì)數(shù)部分共包括六位：時(shí)十位、時(shí)個(gè)位、分十位、分個(gè)位、秒十位和秒個(gè)位?；镜挠?jì)時(shí)模塊完成之后，整點(diǎn)報(bào)時(shí)、清零、校時(shí)、led顯示、鬧鈴模塊可以相互實(shí)現(xiàn)，其中，鬧鈴模塊與計(jì)時(shí)模塊的顯示相互并行。清零功能是通過(guò)控制計(jì)數(shù)器清零端的電平高低來(lái)實(shí)現(xiàn)的。只需使清零開(kāi)關(guān)按下時(shí)各計(jì)數(shù)器的清零端均可靠接入有效電平（本實(shí)驗(yàn)中是低電平），而清零開(kāi)關(guān)斷開(kāi)時(shí)各清零端均接入無(wú)效電平即可。保持功能是通過(guò)邏輯門(mén)控制秒計(jì)數(shù)器輸入端的1hz脈沖實(shí)現(xiàn)的。正常情況下，開(kāi)關(guān)不影響脈沖輸入即秒正常計(jì)數(shù)，當(dāng)按下開(kāi)關(guān)后，使脈沖無(wú)法進(jìn)入計(jì)數(shù)端，從而實(shí)現(xiàn)計(jì)時(shí)保持功能。要進(jìn)行鬧鐘功能，是否進(jìn)行鬧鐘模塊nowmode，當(dāng)選擇00表示即使模塊，10鬧鐘模式，01手動(dòng)調(diào)整模式。當(dāng)選擇鬧鈴模塊之后，是否是整點(diǎn)報(bào)時(shí)鬧鈴還是鬧鐘鬧鈴，又需要設(shè)置一個(gè)選擇模塊al