88微電子學與計算機2005年第22卷第4期(1柵極編程干擾(GatePro{即mDisturlance,和柵極擦除干擾Emsure:對一個存儲單元的編程操作引起同一字線上的另外單元發(fā)生錯誤的編程或擦除操作。(2漏極編程干擾(DminProg咖nDisturbance,DPD和漏極擦除干擾(DrainEmsureDisturbance,上的另外單元發(fā)生錯誤的或擦除操作。(3讀干擾(ReadDisturbaIlce,RD:對一個存儲(4過度擦除(OverErase,0E:對存儲單元的過作用,從而無法得到正確的操作結果。上面幾種類型的干擾故障一般發(fā)生在存比與評估同.例如一種MatchA算法可表示為:,1、上l(r1,塒o,訓l,塒0;U(r0,塒1,塒0r7.這種MarchA測試算法能夠覆蓋SAF(Stuck—AtFaults,DPD,DED,RD,OE和幾乎所有的GPD,GED故障。其算法復雜度可以表示為11xP+4xR,其中P和R分別表示一次編程和讀取操作,N表示存儲器的存儲容量(字數。3嵌入式nash存儲器內建自測試方案分析nash存儲器的各類故障特征,測試方案可以采用純硬件方式實現的BIST結構,這種方案采用專用的電路結構和測試算法,能夠有效縮短測試時間。提高生產效率。硬件測試方案的主要不足之處在于占用的芯片面積較大。由于SoC芯片上往往存在CPU等運算處理部件,利用這些現有的片上資源,可以設計出一種新型的軟硬協同測試方案.以解決硬件方案的不足。3.1采用硬件方式的存儲器內建自測試方案硬件方式的存儲器內建自測試方案的結構如圖1所示.整個結構主要包括兩部分:nash存儲器BIsT控制器,存儲器封裝器(Wrapper以及這兩者之間的串行內連線。nash存儲器BIsT控制器主要包括指令存儲器和命令解釋器,如圖2所示。指令存儲器是一塊專門用于內建自測試的ROM存儲器。主要存儲BIST控制器所需要的測試算法和測試進程信息。測試算圖l硬件方式的nash存儲器內建自測試方案法由一系列測試指令組成。應力爭覆蓋盡量多的故障類型。測試進程由進程算法產生。在測試開始前寫入到指令存儲器中。n—diagl存儲器l“=黑’-&一datal控制器rmod命令解釋器Terro.Finish網圖2硬件方案的nash存儲器BIsT控制器存儲器BIST封裝器(Wrapper是.硬件方式的存儲器內建自測試方案的另一重要組成部分。在設計上應該能夠為測試控制器提供全面的控制能力和監(jiān)測能力。由于存儲器結構的規(guī)則性和I,0接口相對簡單,我們可以采用簡化的IEEEP1500Wrap—per來實現嘲。如圖3所示,這一方案采用一條P1500串行掃描線.所有的測試命令和結果都通過WSI/WSO端口來輸入輸出。封裝器指令存儲器WIR(WrapperInstmctionregister保存來自測試控制器的命令,并且通過WClock和Update_WIR來進行更新。FuncnonalInterfaco數據數據控制地址a油tmJIerInterfhoe圖3硬件方案中的存儲器BIST封裝器(wrapper2005年第22卷第4期微電子學與計算機nash存儲器BIST封裝器(Wrapper由5個主要組件構成:M盯ch元素譯碼器、測試向量生成器、比較器、地址產生器。和存儲器接口邏輯。除比較器相對較為簡單外,其他各部分如下:(1March元素譯碼器:基于狀態(tài)機(FSM實現,對從控制器得到的測試命令進行譯碼,并且產生對存儲器的讀寫信號和對地址/向量生成器的控制信號。譯碼器的具體實現要由存儲器的特性(比如類型、大小和測試要求決定。(2測試向量生成器:嵌人式nash存儲器是以字為存儲單位的,一般每個字包含多個位,需要用不同的測試向量進行測試。假設字的位數為Ⅳ,則向量生成器只需要lo齙Ⅳ+1個狀態(tài)。表l中列出了一個8位的測試向量生成器的偽代碼實例。在這個實例中,字寬只有8位,所以只需要4個狀態(tài)就行了。表18位測試向量生成器偽代碼實例8一bitWordBackgmundPattemGeneratorlNPUT:INrr,NEX’I'-PArI『IERN0UTPUT:PATIERN,REV—PATIERN1.if(INrI{2.PA-I’IERN=8、b00000000:REVPATrERN=8、bllllllll;3.ST^TE=0:4.}elseif(NExTPA。I’IERN{5.STAlE=sTATE+l:6.}else{7.ca∞(s1.ArrE{8.O:PA7I-I.ERN=8、b100(0000:REV__PA.I-】['ERN=8、bll111111;9.1:ATrERN=艫bOl010101:RE、UATIERN=8、b10101010;10.2:PA7兀ERN=8、bool1001l:REv-PAⅡ’ERN=8、b11001100;11.3:TERN=8、b00001111:REVJPATIERN=8、bl1110000;12.113.114.donef3地址產生器:地址產生器一般由線形反饋移位計數器(LFSR或者格雷碼進位計數器構成,并針對存儲器March測試算法進行修改。圖4給出了1位格雷碼進位計數器的一種實現,由其可方便構成Ⅳ位格雷碼進位計數器。(4存儲器接口邏輯:為了減少走線,在測試控制器和存儲器封裝器(Wrapper之間可以使用串行dlnlt圖41位格雷碼計數器連接。采用類似P1500的測試封裝器(Wr印per,但只實現封裝器指令寄存器(WIR和串行接口,可以在保證功能的前提下節(jié)省面積和功耗。圖5給出了4位WIR的一種實現。圖5指令寄存器(wIR在實際的測試過程中,測試命令的主要執(zhí)行步驟可以總結如下:(1存儲器封裝器(Wrapper通過串行命令傳輸線接到來自控制器的一條測試命令后。得到nash存儲器內核的控制權。在處理當前指令時,封裝器(Wrapper被March元素譯碼器鎖定,在此期間新的測試命令無法進行更新,直到當前命令處理結束。(2基于得到的測試命令,March元素譯碼器產生合適的信號來控制地址產生器、向量生成器、和比較器來執(zhí)行March測試算法。測試結果模塊保存得到的測試結果并輸出給測試控制器,同時給出測試通過/失敗信號。(3當有錯誤發(fā)生時,存儲器封裝器(Wr印per停止并等待控制器進行相應處理,并根據不同測試向量決定繼續(xù)執(zhí)行測試還是以失敗結束。.(4當前測試命令結束以后,得到測試結果,封裝器(Wrapper中的指令寄存器解除鎖定,并準備執(zhí)行下一條測試命令。nash存儲器內建自測試方案的性能主要體現在測試時間、BIST電路面積、走線復雜度等方面。實驗結果表明采用串行連接的分布式BIsT硬件方案能夠避免走線擁擠,占用較少芯片電路面積。采用低功耗設計的存儲器BIST封裝器(Wrapper也有助于減少面積占用,同時提高測試精度,最終達到減少測試時間的目的。另外,還可以擴展自診斷和微電子學與計算機2005年第22卷第4期自修復等功能。3.2采用軟硬協同方式的存儲器內建自測試方案一個復雜的SoC系統(tǒng)芯片通常包含一個或者幾個處理部件(例如微處理器,這些部件一般通過片上系統(tǒng)總線與嵌入式存儲器通信,利用這些現有的片上資源來進行嵌入式nash存儲器的內建自測試可以有效降低面積和功耗。通過軟件對嵌入式存儲器進行測試的方案就是利用片上微處理器來完成的。但是軟件測試方案往往全部依靠片上的處理部件和現有功能部件來完成,這樣雖然可以避免硬件力案所帶來的面積、功耗等影響,但是卻需要相對較長的測試時間,降低了測試的工作效率。采用軟硬協同的方式,可以結合兩者的優(yōu)勢在測試效率和硬件開銷之間取得平衡。如圖6所示。這種軟硬協同測試方案的結構主要包括兩部分:可編程控制器(r11leprogrammablecontr0Uer和存儲器封裝器(Wrapper。這里有兩種類型的存儲器封裝器,那些未連接到系統(tǒng)總線的存儲器(non_bus—connectedmemory,NBCM具有單獨的封裝器(NBCMWmpper,而連接到系統(tǒng)總線的若干存儲器(bus—connectedmenlory,BCM可以公用一個共享的封裝器(BCMWr印per。片上系統(tǒng)總線辯上圖6軟硬協同測試方案結構圖軟硬協同測試方案中的可編程flash存儲器BIST控制器的結構框圖如圖7所示:三個接口邏輯模塊分別用于連接片上系統(tǒng)總線、連接到總線的存儲器模塊(NBCM,和沒有連接到總線的存儲器模塊(BCM?？偩€接口模塊將系統(tǒng)總線和BIsT控制器連接起來。并為微處理器和BCM,NBCM之間交換數據提供通道。NBCM接口模塊主要包括兩部分:一個系統(tǒng)接口(SystemInte血ce用于連接BIST控制器和外部ATE設備,另外還有一個NBCM接口用于把所有的NBCM封裝器(NBCMWrapper連接起來。測試接系統(tǒng)總線圖7軟硬協同測試方案中的BIsT控制器BCM封裝器(BCMWrapper的結構如圖8所示,在對BCM進行測試時,BCM接口模塊把從處理器得到的測試命令通過總線接口模塊傳送給BCM封裝器,并且把測試結果(通過,失敗以及診斷信息傳回處理器。BCM封裝器和MemoryBIsT控制器之間的連接采用并行方式.來提高速率和減少走線的復雜度。在滿足功耗約束的條件下,仔細設計測試算法和測試進程,可以同時在測試時間和面積占用上取得滿意的效果。FlashMemoryBIsT控制器圖8軟硬協同方案的BcM殼(wrapperNBCM接口模塊用于測試所有沒有連接到總線上的Ⅱash存儲器。NBCM封裝器(NBCMWrappe^的結構與硬件方案中的存儲器BIST封裝器mhp.per基本相同,這里不再贅述。軟硬協同測試方案的執(zhí)行步驟可以總結如下:(1微處理器通過beg—addr,msD-index,com—mand信號把存儲器測試起始地址、存儲器大小和測試命令傳送給BCM封裝器(BCMWrapper。(2BIST控制器把new—command信號置位來激活BCM封裝器(BCMWrapper,準備執(zhí)行測試指令。.(3如果測試指令以正確的結果完成,finish信2005年第22卷第4期微電子學與計算機91號會被置為1,如果指令執(zhí)行過程中有錯誤發(fā)生,error信號會被置為1,發(fā)生錯誤的地址和數據將通過eⅡ二addr和e啦-data傳送回系統(tǒng)總線,以便進行診斷和處理。(4當前測試命令結束以后,微處理器會把下一條測試指令傳送給BCM封裝器(BCMWmpper并執(zhí)行測試,直到測試序列中的所有指令全部結束。4結束語【7】J—CYeh,C—FWu,K—LCheng,Y—FCheng,Y—FCh伽,C—THuang,C—WⅥ~.n嬲hMemoryBuilt—inself-testUsingMarch—likeAlgorithms,IEEEInt.ⅥbrkshoponElectronicDesigIl,Test蚰dApplic撕∞,2002:137—141.【8】PB哪ardi,MRebaudengo,MSon齟Reorda,MViolante.AP1500—CompatibleProgrammableBISTApproachfor山e’restofEmbeddednashMemories.DesigII,Automa—tionandTestinEllrl叩eConference蛐dExhibition,2003:720~725.[9]RRajsum鋤.TestingaSystem—on_a—chipwitllEmbeddedMicr叩Iocessor.InIkeedingsIEEEIntem撕。眥lTe8tCo山南nce(ITC,1999,9:499~508.‘鑒海防男,(1978一,碩士研究生。主要研究方向為集成電路可測性設計與半導體存儲器的內建自測試。參考文獻【1】IntemationalSEMATECH.7IheIntemationalTechnologyRoadmapforSemiconductoI_s(Ⅱ’RS:2001Edition.(上接第86頁(2優(yōu)先度的管理。如果策略管理部中的多個策略中的條件定義相同時,當該條件發(fā)生時,究竟先按照哪個策略所定義的動作執(zhí)行,就出現了問題。為了解決這一問題,策略管理部為每一個策略定義了優(yōu)先級.每次按照優(yōu)先級的高低來執(zhí)行策略,當優(yōu)先級相同時,按照策略的設置順序依次執(zhí)行。5結束語綜合上面的論述.本文提出了用策略管理技術實現系統(tǒng)自律性的技術方案,通過這樣的設計。實現了自律計算的思想。在高性能服務器上的實際應用可以看出。系統(tǒng)的可用性和