會計學1chapterCMOS邏輯電路的高級技術9.1概述靜態(tài)CMOS與動態(tài)CMOS

靜態(tài)CMOS邏輯電路輸出-輸入邏輯關系與時間無關(開關過渡期除外）利用晶體管的串-并聯組合實現邏輯晶體管數多（n個扇入需要2n個管子，n個NMOS，n個

PMOS），占用面積大速度較慢功耗較小動態(tài)CMOS邏輯電路輸出-輸入邏輯關系與時間有關利用時鐘和MOSFET的電荷存儲特性實現邏輯晶體管數少（n個扇入需要n+2個管子，n+1個NMOS，1個

PMOS），占用面積小速度較快(通過預充電，只有從輸入1到0有延遲時間）功耗較大第1頁/共62頁9.3鏡像電路定義

什么是鏡像電路？電路的nFET和pFET部分具有相同的拓撲結構

nFET和pFET部分的晶體管尺寸可以有不同，以便使電特性對稱第2頁/共62頁9.3鏡像電路實現XOR的鏡像電路(1)

電路對稱版圖結構對稱第3頁/共62頁9.3鏡像電路實現XOR的鏡像電路(2)

開關模型第4頁/共62頁9.3鏡像電路實現XOR的鏡像電路(3)

鏡像電路：2個pFET對Cp有貢獻，tr較小AOI電路：4個pFET對Cp有貢獻，tr較大第5頁/共62頁9.3鏡像電路實現XNOR的鏡像電路

鏡像電路實現AOI電路實現第6頁/共62頁9.4準nMOS電路有比邏輯

有源負載電阻負載如何減少靜態(tài)CMOS中的晶體管數？第7頁/共62頁9.4準nMOS電路準nMOS結構

nMOS邏輯電路用1個pFET為負載第8頁/共62頁9.4準nMOS電路準nMOS反相器:輸出低電平

第9頁/共62頁9.4準nMOS電路準nMOS反相器:實例

第10頁/共62頁9.4準nMOS電路準nMOS反相器:VTC曲線

第11頁/共62頁9.4準nMOS電路準nMOSNAND2/NOR2

準nMOS:邏輯設計優(yōu)先采用NOR門,以相對減少低電平靜態(tài)CMOS:邏輯設計優(yōu)先采用NAND門,以相對提高電路速度第12頁/共62頁

9.4準nMOS電路準nMOSAOI

第13頁/共62頁9.5C2MOS電路時鐘信號

第14頁/共62頁9.5C2MOS電路三態(tài)反相器

第15頁/共62頁9.5C2MOS電路C2MOS門:結構

C2MOS:時鐘控制CMOS電路nFET靜態(tài)邏輯電路pFET靜態(tài)邏輯電路三態(tài)輸出控制第16頁/共62頁9.5C2MOS電路C2MOS門:電路使tr↑使tf↑第17頁/共62頁9.5C2MOS電路C2MOS門:版圖第18頁/共62頁9.6動態(tài)CMOS電路基本結構

預充電管:提供輸出高電平時鐘信號：控制電路的工作并實現同步求值控制管:保證預充電期間無靜態(tài)功耗實現邏輯操作輸出電容：包括結電容、扇出門輸入電容和布線電容，保持預充電電平第19頁/共62頁9.6動態(tài)CMOS電路基本類型

上拉n網絡下拉n網絡第20頁/共62頁9.6動態(tài)CMOS電路實例:AOI門

第21頁/共62頁9.6動態(tài)CMOS電路與靜態(tài)CMOS的比較

與靜態(tài)CMOS相同之處全邏輯擺幅，無比邏輯下拉網絡由nMOS邏輯鏈構成，構成方式與靜態(tài)CMOS相同無靜態(tài)功耗與靜態(tài)CMOS不同之處晶體管數少：只需N＋2個FET，而靜態(tài)CMOS需2N個FET開關速度快：晶體管數少，無低至高延遲時間，負載電容小，無短路電流噪聲容限小：VM、VIH、VIL均近似等于VTn，而靜態(tài)CMOS近似等于VDD/2動態(tài)功耗較大：時鐘電路消耗功率較大（負載電容大，翻轉頻度高），預充電過程需消耗電流需要時鐘控制信號需要保持輸出高電平：電荷泄漏、電荷分享、背柵耦合、時鐘反饋等問題使輸出高電平保持時間有限第22頁/共62頁9.6動態(tài)CMOS電路版圖:NAND3

第23頁/共62頁9.6動態(tài)CMOS電路版圖:NAND4

第24頁/共62頁9.6動態(tài)CMOS電路信號完整性問題

電荷泄漏電荷分享電容耦合互連串擾少子電荷注入電源噪聲第25頁/共62頁9.6動態(tài)CMOS電路電荷泄漏:問題

第26頁/共62頁9.6動態(tài)CMOS電路電荷泄漏:實例

動態(tài)CMOS反相器第27頁/共62頁9.6動態(tài)CMOS電路電荷泄漏:對策

常通上拉器件，為負載電容補充電荷，尺寸較小以削弱因此而產生的有比問題及靜態(tài)功耗上拉器件僅在輸出為高電平時接通，為負載電容補充電荷，無靜態(tài)功耗第28頁/共62頁9.6動態(tài)CMOS電路電荷分享:概念

時鐘上升沿前：Ma、Mb均截止，CL上電荷充滿，以保持其高電平

時鐘上升沿后：Ma導通，Mb截止，CL上的電荷在CL和CA間重新分配，使Vout有所下降

電荷分享（Chargesharing）FET之間的寄生電容與負載電容分享放電電荷和充電電荷，導致輸出電壓衰減第29頁/共62頁9.6動態(tài)CMOS電路電荷分享:NAND2分析(1)

第30頁/共62頁9.6動態(tài)CMOS電路電荷分享:NAND2分析(2)

第31頁/共62頁9.6動態(tài)CMOS電路電荷分享:NAND2分析(3)

第32頁/共62頁9.6動態(tài)CMOS電路電荷分享:NAND3分析

第33頁/共62頁9.6動態(tài)CMOS電路電荷分享:對策

為內部寄生電容預充電，但會增加面積和電容第34頁/共62頁9.6動態(tài)CMOS電路電容耦合:背柵耦合

第35頁/共62頁9.6動態(tài)CMOS電路電容耦合:時鐘饋通(1)

第36頁/共62頁9.6動態(tài)CMOS電路電容耦合:時鐘饋通(2)

時鐘的上升沿和下降沿均會引發(fā)時鐘饋通效應第37頁/共62頁9.7多米諾邏輯動態(tài)CMOS的串級問題

動態(tài)CMOS門的輸入若出現1→0的翻轉，就會導致預充電電荷的損失要避免這種損失，應使動態(tài)CMOS門在求值時只出現0→1的翻轉，方法是在預充電期間置所有的輸入為0在動態(tài)CMOS單元之間加1個反相器（多米諾單元）第38頁/共62頁9.7多米諾邏輯多米諾邏輯單元構成

基本動態(tài)邏輯靜態(tài)反相器第39頁/共62頁9.7多米諾邏輯多米諾邏輯的級聯第40頁/共62頁9.7多米諾邏輯特點

優(yōu)點無預充電荷損失：預充電之后所有單元的輸入都被置為0，故只能有0→1翻轉抗噪聲能力強：輸出反相器可根據扇出來優(yōu)化開關速度非常快：只有輸出上升沿的延時（tpHL=0），預充電、求值時的負載電容均為內部電容抵抗電荷泄漏能力強：反相器加1個pMOS管即可構成電平恢復器缺點非反相門，難以實現諸如XOR、XNOR這樣需要NOT運算的邏輯必須有時鐘輸出有電荷泄漏及電荷分享等寄生效應第41頁/共62頁9.7多米諾邏輯基本邏輯門

多米諾邏輯門實例第42頁/共62頁9.7多米諾邏輯邏輯鏈構成

第43頁/共62頁9.7多米諾邏輯名稱由來

只有當所有前級的電平轉換已完成，本級才會有動作。預充電求值第44頁/共62頁9.7多米諾邏輯取消求值管:好處

在預充電期間，多米諾門的輸入恒為0，故可取消求值管，可以減少時鐘負載（為原來的1/2），并提高下拉的驅動能力（減少1個串聯FET）第45頁/共62頁9.8多米諾邏輯取消求值管:壞處

延長預充電周期：預充電需通過邏輯鏈傳播，僅當out1預充電完畢并使In2轉為0時，out2才能開始預充電，依此類推存在額外功耗：上拉器件和下拉器件有可能同時導通第46頁/共62頁9.8多米諾邏輯電荷保持電路1

第47頁/共62頁9.8多米諾邏輯電荷保持電路2反饋控制的保持電路第48頁/共62頁9.8多米諾邏輯實現反相邏輯:重構邏輯

第49頁/共62頁9.9雙軌邏輯電路特點優(yōu)點速度快；大約是單軌電路的2倍同時實現非反相邏輯和反相邏輯缺點輸入、輸出數加倍電路復雜，布線開銷大，設計難度高第50頁/共62頁9.9雙軌邏輯電路DCVSL:結構使輸出結果保持到輸入發(fā)生變化時為止Sw1和Sw2互補，一個斷開，另一個必閉合第51頁/共62頁9.9雙軌邏輯電路DCVSL:實例

第52頁/共62頁9.9雙軌邏輯電路DCVSL:結構化設計

簡單的nFET邏輯對堆疊的邏輯對以nFET邏輯對為基本單元，堆疊形成各種邏輯第53頁/共62頁9.9雙軌邏輯電路DCVSL:結構化設計實例1

用nFET對構成邏輯樹第54頁/共62頁9.9雙軌邏輯電路DCVSL:結構化設計實例2

具有3層邏輯樹的動態(tài)CVSL電路第55頁/共62頁9.9雙軌邏輯電路CPL:AND/NAND

互補傳輸管邏輯（ComplimentaryPassTransistorLogic）第56頁/共62頁9.9雙軌邏輯電路CPL:OR/XOR

第57頁/共62頁9.9雙軌邏輯電路CPL:NAND4

第58頁/共62頁9.9雙軌邏輯電路CPL:特點

優(yōu)點電路形式簡潔單元版圖可以復用缺點存在閾值電壓損失輸入變量可能需要驅動1個以上的FET第59頁/共62頁9.10CMOS邏輯電路比較數據注：數字比較以NAND4為例。有比/無比靜態(tài)功耗晶體管數目芯片面積（μm2)傳播延時（nsec)靜態(tài)CMOS無比無8