主從D觸發(fā)器數(shù)據(jù)流級建模、實驗?zāi)康模簩W(xué)會并掌握QuartusII軟件的使用；學(xué)會并掌握modelsim仿真軟件的使用;學(xué)會并編寫VerilogHDL語言。二、實驗內(nèi)容：本實驗建立一個主從結(jié)構(gòu)的D觸發(fā)器，采取數(shù)據(jù)流語句。其電路圖如下圖1所示：圖1：主從D觸發(fā)器三、實驗步驟：打開軟件，創(chuàng)建一個新的工程，并在工程的目錄下創(chuàng)建一個新的VerilogHDL文件。編寫設(shè)計模塊代碼:moduleMSDFF(Q,Qbar,D,C);outputQ,Qbar;inputD,C;wireNotC,NotD,NotY,Y,D1,D2,Ybar,Y1,Y2;assignNotD=~D;assignNotC=~C;assignNotY=~Y;assignD1=~(D&C);assignD2=~(C&NotD);assignY=?(D1&Ybar);assignYbar=?(Y&D2);assignY1=?(Y&NotC);assignY2=?(NotY&NotC);assignQ=?(Qbar&Y1);assignQbar=?(Y2&Q);endmodule。編譯，若出現(xiàn)錯誤則修改代碼直到0錯誤。編寫測試模塊代碼：'timescale1ns/1psmoduletb_32;regd;regclk;wireq,qbar;initialclk=0;always#5clk=~clk;initialbegind=0;#7d=1;#4d=0;#9d=1;#11d=0;#20$stop;endMSDFFms_dff(q,qbar,d,clk);endmodule編譯，若出現(xiàn)錯誤則修改代碼直到0錯誤。6.添加仿真所需的測試文件：選擇Assignments>Setting>EDAToolSetting>Simulation，打開窗口。在NativeLinksetting下，選擇Compiletestbench:標(biāo)簽，單擊TestBenches按鈕，。單擊New，彈出設(shè)置窗口，命名Testbenchname，在Filename:處，點擊…按鈕，添加文件路徑；單擊Add。連續(xù)三次單擊OK，返回QuartusII主題窗口。7.仿真：選擇Tools>RunSimulationTool>RTLSimulation進行RTL仿真。仿真結(jié)果如下圖2所示:圖2：modelsim仿真波形圖在每次clk下降沿時，q值根據(jù)d值發(fā)生變化，可知結(jié)果是正確的。四、實驗總結(jié)在本次課程設(shè)計中，經(jīng)歷了最初的毫無思路，到初步實驗、不斷出現(xiàn)錯誤，再逐步修改的三個過程。在此期間，既加深學(xué)習(xí)了FPGA這門課程的基本知識理論，