XX學院課程論文（2012-2013學年第一學期）課程論文題目：8位乘法器的設(shè)計學生姓名：提交日期：2012年12月30日學生簽名：學 號班級10電本2班同組成員課程編號XZ0202111專業(yè)電子信息工程課程名稱EDA技術(shù)任課教師教師評語：成績評定： 分 任課教師簽名： 年月曰

EDA期末考試

設(shè)計報告設(shè)計題目：8位乘法器的設(shè)計學校：XX學院系別：電子信息工程系系別：電子信息工程系班別：10電本2班姓名：XXX學號：組員：指導老師：摘要：本設(shè)計通過對一個8X8的二進制乘法器的設(shè)計。在此次設(shè)計中該乘法器是由十進制計數(shù)器、BCD碼（輸入）轉(zhuǎn)二進制碼、8位寄存器、8位加法器、16位寄存器、8x1乘法器、二進制碼轉(zhuǎn)BCD碼（輸出顯示）7個模塊構(gòu)成的以時序方式設(shè)計的8位乘法器，采用逐項移位相加的方法來實現(xiàn)相乘。設(shè)計中乘數(shù)，被乘數(shù)的十位和個位分別采用cnt10（十進制加法器）來輸入，經(jīng)拼接符“&”拼接成8位BCD碼，再由BCD_B（BCD碼轉(zhuǎn)二進制碼）轉(zhuǎn)化成二進制碼后計算，計算結(jié)果由B_BCD（二進制轉(zhuǎn)BCD碼）轉(zhuǎn)化成BCD碼輸入到數(shù)碼管中顯示。關(guān)鍵詞：VHDL語言、十進制計數(shù)器、BCD碼轉(zhuǎn)二進制碼、8位寄存器、8位加法器、16位寄存器、8x1乘法器、二進制轉(zhuǎn)BCD碼一、 設(shè)計功能要求能設(shè)置輸入兩個乘數(shù)（十進制），按操作鍵后以十進制的方式顯示乘積。二、 設(shè)計原理本設(shè)計中該乘法器是由十進制計數(shù)器，BCD碼（輸入）轉(zhuǎn)二進制碼，8位寄存器，8位加法器，16位寄存器，8x1乘法器，二進制碼轉(zhuǎn)BCD碼（輸出顯示）7個模塊構(gòu)成的以時序方式設(shè)計的8位乘法器，采用逐項移位相加的方法來實現(xiàn)相乘。設(shè)計中乘數(shù)，被乘數(shù)的十位和個位分別采用 cntlO（十進制加法器）來輸入，經(jīng)拼接符“&”拼接成8位BCD碼，再由BCD_B（BCD碼轉(zhuǎn)二進制碼）轉(zhuǎn)化成二進制碼后計算，計算結(jié)果由B_BCD（二進制轉(zhuǎn)BCD碼）轉(zhuǎn)化成BCD碼輸入到數(shù)碼管中顯示。使用中只要輸入乘數(shù)，被乘數(shù)，按下鍵 3（脈沖）就可以直接得出結(jié)果，顯示結(jié)果穩(wěn)定?？梢詽M足兩位十進制乘法的計算。三、整體結(jié)構(gòu)圖： 輸出高八位四、設(shè)計步驟：利用VHDL語言來實現(xiàn)各個結(jié)構(gòu)模塊，其實現(xiàn)的用途及功能如下：十進制計算模塊：使用4個十進制計數(shù)模塊，輸入乘數(shù)的十位個位，被乘數(shù)的十位個位。BCD碼轉(zhuǎn)二進制模塊：實現(xiàn)將輸入的8位BCD碼轉(zhuǎn)化成二進制8位右移寄存器模塊：將乘法運算中的被乘數(shù)加載于其中，同時進行乘法運算的移位操作。8位加法器模塊：進行操作數(shù)的加法運算。1位乘法器模塊：完成8位與1位的乘法運算。16位鎖存器模塊：這是一個16位鎖存器，同時也是一個右移寄存器，在時鐘信號的控制下完成輸入數(shù)值的鎖存與移位。二進制轉(zhuǎn)BCD碼模塊：將16位寄存器的值（積）轉(zhuǎn)化成BCD碼，配合數(shù)碼管顯示利用VHDL語言來實現(xiàn)各個結(jié)構(gòu)模塊如下：十進制加計數(shù)器設(shè)計：十進制計數(shù)器在每個時鐘來臨時計數(shù)，clk=1時清零，用于輸入乘數(shù)，被乘數(shù)的個位，十位。Libraryieee;--使用ieee設(shè)計庫 --0到9計數(shù)器Useieee.std_logic_unsigned.all;---允許用戶對操作符重新定義Useieee.std_logic_1164.all;--使用std_logic_1164程序包Entitycnt10is --實體名cnt10Port（clk,clr:instd_logic; --clk時鐘頻率，rst清零q:outstd_logic_vector(3downto0)); --四位輸出endcnt10;architecturebehavofcnt10is--結(jié)構(gòu)體名behavbeginprocess(clk,clr)-時鐘，清零為敏感信號variablecqi:std_logic_vector(3downto0); --定義計數(shù)器beginifclr='1'thencqi:="0000";--如果clr='1'，則cqi:="0000"elsifclk'eventandclk='1'then----否則，若clk為上升沿，即上升沿觸發(fā)ifcqi=9thencqi:="0000";--如果cqi=9，則cqi:="0000"elsecqi:=cqi+1;--否則cqi自加1endif;endif;q<=cqi;輸出endprocess;endbehav;編譯cnt10.vhd生成原理圖文件，如下圖圖^cntiox封裝圖BCD碼轉(zhuǎn)二進制碼BCD_B的設(shè)計：將十進制計數(shù)器產(chǎn)生的十位和個位合并后，為BCD碼，而計算時使用二進制碼計算，所以采用該模塊來轉(zhuǎn)化。Libraryieee;--使用ieee設(shè)計庫 --(0到99)BCD碼轉(zhuǎn)二進制碼Useieee.std_logic_unsigned.all;--允許用戶對操作符重新定義Useieee.std_logic_ii64.all;--使用std_logic_ii64程序包EntityBCD_Bis --實體名BCD_BPort(a:instd_logic_vector(7downto0);--輸入8位q:outstd_logic_vector(7downto0));--輸出8位endBCD_B;architecturebehavofBCD_Bis --結(jié)構(gòu)體名behavsignalai,a2,a3,a4,cq:std_logic_vector(7downto0);-- 定義四個內(nèi)部信號begin

process(a)--a為敏感信號begina1<="0000"&a(3downto0);--"0000"與a的低四位連接a2<="0000"&a(7downto4);--"0000"與a的高四位連接a3<=a2(6downto0)&'0';--a2的0位到6位與'0'連接a4<=a2(4downto0)&"000";--a2的0位到4位與"000"連接cq<=a4+a3+a1;--賦值q<=cq;--輸出endprocess;endbehav;編譯BCD_B.vhd生成原理圖文件，如下圖圖嚴BCD_B圖嚴BCD_B封裝圖andr8_clk='1')信號作用下，當andr8_clk='1')信號作用下，當r8_load='0'時，對數(shù)據(jù)進行移位操8位移位寄存器reg_8的設(shè)計：8位移位寄存器是在時鐘(r8_clk'eventr8_load='1'時，將8位乘數(shù)加載進入；而當作，同時定義一個信號reg8用來裝載新數(shù)據(jù)及移位后的操作數(shù)，完成這些操作后，寄存器的最低位reg8(0)傳送給r8_out輸出。libraryieee;--使用ieee設(shè)計庫---8位移位寄存器useieee.std_logic_1164.all;--使用std_logic_1164程序包useieee.std_logic_unsigned.all;-- 允許用戶對操作符重新定義useieee.std_logic_arith.all;--定義了相關(guān)的算術(shù)運算符和數(shù)據(jù)類型轉(zhuǎn)換函數(shù)entityreg_8is --實體名reg_8port(r8_clk,clr,r8_load:instd_logic;r8_in:instd_logic_vector(7downto0);--輸入端口r8_out:outstd_logic);--輸出端口endreg_8;architecturearc_reg_8ofreg_8is --結(jié)構(gòu)體名arc_reg_8signalreg8:std_logic_vector(7downto0); --定義一個內(nèi)部信號，其位寬為8位beginprocess(r8_clk,clr,r8_load) 三個敏感信號beginifclr='1'thenreg8<="00000000";--如果clr='1，則執(zhí)行reg8<="00000000"elsifr8_clk'eventandr8_clk='1'then-- 否則，若r8_clk為上升沿，即上升沿觸發(fā)ifr8_load='1'thenreg8<=r8_in;--如果r8_load='1'，則執(zhí)行reg8<=r8_inelsereg8(6downto0)<=reg8(7downto1);--否則執(zhí)行endif;--reg8(6downto0)<=reg8(7downto1)endif;endprocess;r8_out<=reg8(0);--輸出endarc_reg_8;編譯reg_8.vhd生成原理圖文件，如下圖3reg_88位加法器adder_8的設(shè)計：該加法器由八位二進制加法器組成。其中設(shè)計八位二進制加法器時，為了避免加法運算時產(chǎn)生溢出，故定義了三個信號量ss,aa,bb,將加數(shù)a8_a，a8_b分別與0連接后賦值給aa,bb，形成9位二進制數(shù)，然后aa，bb相加賦值給ss，最后將ss的低八位賦值給和a8_s，同時將ss的最高位送給a8_out輸出。libraryieee;--使用ieee設(shè)計庫--8位加法器useieee.std_logic_1164.all 使用std_logic_1164程序包;useieee.std_logic_unsigned.all;-- 允許用戶對操作符重新定義useieee.std_logic_arith.all;--定義了相關(guān)的算術(shù)運算符和數(shù)據(jù)類型轉(zhuǎn)換函數(shù)entityadder_8is --實體名adder_8port(a8_a,a8_b:instd_logic_vector(7downto0);--定義兩個輸入端口a8_s:outstd_logic_vector(7downto0);--定義輸出端口a8_out:outstd_logic);--定義輸出端口endadder_8;architecturearc_adder_8ofadder_8is --結(jié)構(gòu)體名arc_adder_8signalss:std_logic_vector(8downto0); --定義一個內(nèi)部信號signalaa,bb:std_logic_vector(8downto0);--定義兩個內(nèi)部信號begin

aa<='0'&a8_a;bb<='0'&a8_b;ss<=aa+bb;aa<='0'&a8_a;bb<='0'&a8_b;ss<=aa+bb;a8_s<=ss(7downto0);a8_out<=ss(8);endarc_adder_8;編譯adder_8.vhd生成原理圖文件，如下圖圖4adder_8編譯adder_8.vhd生成原理圖文件，如下圖圖4adder_8封裝圖dBout1位乘法器multi_1的設(shè)計：利用if語句來完成8位二進制數(shù)與1位二進制的乘法運算，最后將結(jié)果送到m1_out輸出。即當m1_x為1時，m1_out輸出為m1_y；當m1_x為0時m1_out輸出全為零。libraryieee;--使用ieee設(shè)計庫 --1位乘法器useieee.std_logic_1164.all;--使用std_logic_1164程序包useieee.std_logic_unsigned.all;--允許用戶對操作符重新定義useieee.std_logic_arith.all;--定義了相關(guān)的算術(shù)運算符和數(shù)據(jù)類型轉(zhuǎn)換函數(shù)entitymulti_1is--entitymulti_1is--實體名multi_1port(m1_x:instd_logic;m1_y:instd_logic_vector(7downto0);---輸入m1_out:outstd_logic_vector(7downto0));---輸出endmulti_1;architecturearc_multi_1ofmulti_1is---結(jié)構(gòu)體名arc_multi_1beginprocess(m1_x,m1_y)---兩個敏感信號beginifm1_x='1'thenm1_out<=m1_y;--如果m1_x='1'則執(zhí)行m1_out<=m1_yelsem1_out<="00000000";--否則執(zhí)行m1_out<="00000000"endif;endprocess;endarc_multi_1;編譯multi_1.vhd生成原理圖文件，如下圖:圖5multi_1封裝圖16位移位寄存器reg_16的設(shè)計當清零信號(clr='1')到來時，定義信號變量reg_16歸零；信號(r16_clr='1')到來時，定義信號變量reg16清零；否則在時鐘信號r16_clk上升沿到來時，將reg16的低8位進行移位操作，同時將8位的數(shù)據(jù)輸入r16_in鎖存到reg16的高8位，最后賦值給r16_out輸出，cout控制位輸出1。libraryieee;--使用ieee設(shè)計庫--16位移位寄存器useieee.std_logic_1164.all;--使用std_logic_1164程序包useieee.std_logic_unsigned.all;-- 允許用戶對操作符重新定義useieee.std_logic_arith.all;--定義了相關(guān)的算術(shù)運算符和數(shù)據(jù)類型轉(zhuǎn)換函數(shù)entityreg_16is--實體名reg_16port(r16_clk,clr,r16_clr:instd_logic;r16_in:instd_logic_vector(8downto0);---輸入cout:outstd_logic;--定義進位信號r16_out:outstd_logic_vector(15downto0));---輸出endreg_16;architecturearc_reg_16ofreg_16is--結(jié)構(gòu)體名arc_reg_16signalreg16:std_logic_vector(15downto0);--定義內(nèi)部信號reg16，位寬為16位signali:std_logic_vector(3downto0);--定義內(nèi)部信號i，位寬為4位beginprocess(r16_clk,r16_clr) --兩個敏感信號begin --當清零信號(clr='1')到來時ifclr='1'thencout<='0';reg16<="0000000000000000";--定義信號變量reg_16歸零elsifr16_clr='1'then--否則信號(r16_clr='1')到來時reg16<="0000000000000000"; cout<='0';i<="0000";-定義信號變量reg16清零elsifr16_clk'eventandr16_clk='1'then--時鐘信號r16_clk上升沿到來時if(i="1000")thenreg16<=reg16;cout<='1';elsereg16(6downto0)<=reg16(7downto1);reg16(15downto7)<=r16_in;i<=i+1;endif;

endif;endprocess;r16_out<=reg16;--r16_out輸出endarc_reg_16;編譯reg_16.vhd生成原理圖文件，如下圖16位二進制轉(zhuǎn)BCD碼B_BCD的設(shè)計：當reg_16乘積結(jié)束時，cout輸出1，為B_BCD的使能信號，r16_out為B_BCD的輸入信號，隨著時鐘上升沿的到來，開始轉(zhuǎn)化，16個周期后完成16為二進制碼到BCD碼的轉(zhuǎn)化，輸出接數(shù)碼管顯示Libraryieee;---使用ieee設(shè)計庫--16位二進制轉(zhuǎn)BCD碼(0到9999)Useieee.std_logic_unsigned.all;--- 允許用戶對操作符重新定義Useieee.std_logic_1164.all;---使用std_logic_1164程序包EntityB_BCDis ---實體名B_BCDPort(clk,ena:instd_logic;---clk時鐘，ena使能a:instd_logic_vector(15downto0);---輸入端口q:outstd_logic_vector(15downto0));--輸出端口endB_BCD;architecturebehavofB_BCDis ---結(jié)構(gòu)體名behavbeginprocess(clk,a)---敏感信號clk,avariablei:std_logic_vector(4downto0);variablein_a,out_a:std_logic_vector(15downto0);beginifena='0'thenin_a:=a;i:="00000";out_a:="0000000000000000";elsifclk'eventandclk='1'thenifi="10000"thenout_a:=out_a;elseout_a:=out_a(14downto0)&in_a(15);in_a:=in_a(14downto0)&'0';i:=i+1;ifi<"10000"then-檢查半字節(jié)+3是否大于7，也就是檢查半字節(jié)是否大于4

ifout_a(3downto0)+3;endif; --如果大于4加3ifout_a(7downto4)>4thenout_a(7downto4):=out_a(7downto4)+3;endif;ifout_a(11downto8)>4thenout_a(11downto8):=out_a(11downto8)+3;endif;ifout_a(15downto12)>4thenout_a(15downto12):=out_a(15downto12)+3;endif;endif;endif; endif;q<=out_a;endprocess;endbehav;編譯B_BCD.vhd生成原理圖文件，如下圖圖7B_BCD封裝圖4.2.88位乘法器的頂層設(shè)計：當輸入a，b后，隨著STAR上升沿到來，將乘數(shù)a鎖存到REG_8中，同時將16位的移位寄存器REG_16清零，然后隨著時鐘CLK上升沿的到來，對REG_8中的乘數(shù)進行移位操作，最低位在前，由低到高逐位輸出。1位乘法器中進行與8位被乘數(shù)的相乘運算，并與鎖存在16位寄存器reg_16中的高8位進行相加，其和（包含進位）在下一個時鐘的上升沿到來時鎖存到16位寄存器中。如此進行直到第八個時鐘上升沿到來時，reg_16的輸出即為所求的乘積，此時reg_16輸出端cout輸出高電平，B_BCD使能端有效，隨著時鐘的到來后，開始二進制到BCD碼的轉(zhuǎn)化，16個時鐘后轉(zhuǎn)化完成，輸出結(jié)果。由（clr）清零端歸零后，可以進行下一次的計算。其頂層程序如下：libraryieee;---使用ieee設(shè)計庫useieee.std_logic_1164.all;---使用std_logic_1164程序包useieee.std_logic_unsigned.all;---允許用戶對操作符重新定義useieee.std_logic_arith.all;--- 定義了相關(guān)的算術(shù)運算符和數(shù)據(jù)類型轉(zhuǎn)換函數(shù)entitymulti_8x8isport(clk,clk_a1,clk_a0,clk_b1,clk_b0,clr,start:in std_logic;--7個輸入out_a1,out_a0,out_b1,out_b0:bufferstd_logic_vector(3downto0);4個輸出result:outstd_logic_vector(15downto0));--- 結(jié)果輸出endmulti_8x8;architecturearc_multi_8x8ofmulti_8x8is--結(jié)構(gòu)體名arc_multi_8x8componentcnt10--調(diào)用0到9計數(shù)器聲明Port(clk,clr:instd_logic;q:outstd_logic_vector(3downto0));endcomponent;componentBCD_B--調(diào)用0到99)BCD碼轉(zhuǎn)二進制碼聲明Port(a:instd_logic_vector(7downto0);q:outstd_logic_vector(7downto0));endcomponent;componentB_BCD--調(diào)用16位二進制轉(zhuǎn)BCD碼(0到9999)聲明Port(clk,ena:instd_logic;a:instd_logic_vector(15downto0);q:outstd_logic_vector(15downto0));endcomponent;componentmulti_1--調(diào)用1位乘法器聲明port(m1_x:instd_logic;m1_y:instd_logic_vector(7downto0);m1_out:outstd_logic_vector(7downto0));endcomponent;componentadder_8--調(diào)用8位加法器聲明port(a8_a,a8_b:instd_logic_vector(7downto0);a8_s:outstd_logic_vector(7downto0);a8_out:outstd_logic);endcomponent;componentreg_8--調(diào)用8位寄存器聲明port(r8_clk,clr,r8_load:instd_logic;r8_in:instd_logic_vector(7downto0);r8_out:outstd_logic);endcomponent;componentreg_16--調(diào)用16位寄存器聲明port(r16_clk,clr,r16_clr:instd_logic;r16_in:instd_logic_vector(8downto0);cout:outstd_logic;r16_out:outstd_logic_vector(15downto0));endcomponent;signalq_a,cout:std_logic;signalandsd,a,b,aa,bb:std_logic_vector(7downto0);signaldtbin:std_logic_vector(8downto0);signaldtbout:std_logic_vector(15downto0);beginaa<=out_a1&out_a0;bb<=out_b1&out_b0;u1:cnt10--例化語句portmap(clk_a1,clr,out_a1);u2:cnt10portmap(clk_a0,clr,out_a0);u3:cnt10portmap(clk_b1,clr,out_b1);u4:cnt10portmap(clk_b0,clr,out_b0);u5:BCD_Bportmap(aa,a);u6:BCD_B

portmap(bb,b);u7:reg_8portmap(clk,clr,start,a,q_a);u8:multi_1portmap(q_a,b,andsd);u9:adder_8portmap(dtbout(15downto8),andsd,dtbin(7downto0),dtbin(8));u10:reg_16portmap(clk,clr,start,dtbin,cout,dtbout);u11:B_BCDportmap(clk,cout,dtbout,result);endarc_multi_8x8；編譯multi_8x8.vhd生成原理圖文件，如下圖:加 k...k...k...^...k <zzl33elkout_al[3..0]elk_j3lout_30[3..0]clk_aOout_b1[3..0]cik_b1aut_bfi[3..O]clk_bOc4fstartre￡ult[15..Q]……一…一…>H>N?;H?>N?;H??…:…一五．軟件設(shè)計5.1程序流程方框圖幵始信號到來，蜀start為2寄存器gCM寄存器reg_8蠱乘數(shù)酬start為零*」reg_S移出1位后與被乘數(shù)放入multi_l中進行乘法運霽七結(jié)果送至adde_8*J^g_l&取出高8位送adder_8中尺與muki」得到結(jié)果進行加法運算，結(jié)果送至reg16右移后并進行鎖存亠輸出每一步的運算結(jié)果，即輸出reg_16的饑.其中第八個《即為求得的積，再將樓值通過16個脈沖轉(zhuǎn)化成BCD碼2結(jié)束a圖10簡單流程圖分析說明：首先由計數(shù)器輸入乘數(shù)被乘數(shù)，經(jīng)BCD_B轉(zhuǎn)化成二進制碼記作a,b。圖中8位移位寄存器reg_8存放（二進制）乘數(shù)a，從a的最低位開始，每次從reg_8中移出一位，送至1x8位乘法器multi_l中，同時將被乘數(shù)加至multi_1中，進行乘法運算，運算的結(jié)果再送至8位加法器adder_8中同時取出16位移位寄存器reg_16的高8位與之進行相加，相加后結(jié)果即部分積存入reg_16中，進行移位后并保存。這樣經(jīng)過8次對乘數(shù)a的移位操作，所以的部分積已全加至reg_16中，此時鎖存器reg_16存放的值即所要求的積，再經(jīng)過B_BCD轉(zhuǎn)化成BCD碼顯示六．引腳鎖定：根據(jù)乘法器原理圖選擇最佳電路圖結(jié)構(gòu)模式，這里我們選擇模式3，以下是模式3電路結(jié)構(gòu)圖：271^*92°Q01iiToPIN26.2PIN36Coiun.r-I/O7oiuriinI/OPIN65PIN67PIN_38PIN^PIN41PIN12PIN10PIN17PINIB2348_￡75□6D7疣DE ^D&LocationEnab實驗弓腳分配如下圖:□16<D15C-lGeneralFunctionSpecialFunctionReservedPIN126DedicatedInputPIN13E3護PIN19PIN309■C^result[l]PIN32PIN33C^result[4]CdlumnI/OPIN37ColumnI/OmlumnI/OColumnI/O匚cilumnI/OLOCKCcilumnI/OPIN68ColumnI/O譯碼黠I|誦砒器I也修Ih271^*92°Q01iiToPIN26.2PIN36Coiun.r-I/O7oiuriinI/OPIN65PIN67PIN_38PIN^PIN41PIN12PIN10PIN17PINIB2348_￡75□6D7疣DE ^D&LocationEnab實驗弓腳分配如下圖:□16<D15C-lGeneralFunctionSpecialFunctionReservedPIN126DedicatedInputPIN13E3護PIN19PIN309■C^result[l]PIN32PIN33C^result[4]CdlumnI/OPIN37ColumnI/OmlumnI/OColumnI/O匚cilumnI/OLOCKCcilumnI/OPIN68ColumnI/O譯碼黠I|誦砒器I也修Ih旳帚1石PICM5.、PICM4IPIOIMIPIQ位\PICi11\PIQ10k,PICi9PIO39-PIO36PIO4S-PIO4CPIO47-PIO44FPGA/CPLD目標芯片pioi&-Picaaelk臥d「2L^startl^dkbOl^dkaOB^dkalresult[0]<^result[2jresult^■^result[5]result[6]謬「亡sult[7]■^result[3]■^result[9]■jffi^result[10]■fi^result[llj禪「亡suit［閔|i■他器PIQ19-PI016PIO2S-PIO20PIO27-PIO24PIO31-PIO23PIOa&-PIO32PIN42PIO7PIO6PIO5PIO4PIO3PIO2PIO1PIOOCLOCKSCLOCKSclocksClocks-HH0S0S21鑼「亡sult[U]PIN69ColumnI/OYes22裁=result]1叫]PIN70ColumnI/OYes23■4^result[15jPIN72ColumnI/OYes24■S^outb0[0]PIN73ColumnI/OYes25<^outbO[l]PIN78RowI/OYes26?^outb0[2]PIN79RowI/OYes(27脅autbiD[習PIN80RowI/OYes28■E^outbl[0]PIN31RjowI/OYes23■E^outbl[ljPIN82RowI/OYes30■S^outbl[2]PIN83RjowI/OYes31毎0Llttil[可PIN86RowI/OYes32■fl^ou