嵌入式系統(tǒng)設計：軟硬件統(tǒng)一第二章定制單用途處理器引言

組合邏輯

時序邏輯

定制單用途處理器的設計4123概述5RTL定制單用途處理器的設計處理器用于執(zhí)行特定計算任務的數(shù)字電路控制器和數(shù)據(jù)路徑通用型：多種計算任務單用途型：一種特定的計算任務定制單用途型:不規(guī)范任務定制單用途處理器的特點優(yōu)點：性能好、體積小、低功耗缺點：NRE成本高，上市時間較長，靈活性較低MicrocontrollerCCDpreprocessorPixelcoprocessorA2DD2AJPEGcodecDMAcontrollerMemorycontrollerISAbusinterfaceUARTLCDctrlDisplayctrlMultiplier/AccumDigitalcamerachiplensCCD引言硅片上的CMOS晶體管數(shù)字系統(tǒng)的基本電子元件功能類似于開關通過柵極（gate）電壓控制源極（source）-漏極（drain）的電流晶體管sourcedrainoxidegateICpackageICchannelSiliconsubstrategatesourcedrainConductsifgate=11CMOS晶體管的應用CMOS：互補金屬氧化物半導體電平的表示0為低電平，1為高電平兩種基本類型：nMOS：gate=1時導通pMOS：gate=0時導通（所謂“互補”）基本門Inverter,NAND,NORinverterxF=x'10F=(xy)'x1xyyNANDgate01F=(x+y)'xyxyNORgate0gatesourcedrainnMOSConductsifgate=1gatesourcedrainpMOSConductsifgate=0基本邏輯門F=xyANDF=(xy)’NANDF=xDriverF=x’InverterxFxFxyFFxyx0y0F0010100111x0y0F1011101110xF0011xF0110基本邏輯門F=xyXORF=x+yORF=(x+y)’NORxyFxyFxyFF=xyXNORFyxx0y0F0011101111x0y0F0011101110x0y0F1010100111x0y0F1010100110組合邏輯設計A)

題目：如果a為1，或者b和c都為1，則y為1。如果b或c為1，但b和c不同時為1（或a，b和c都為1），則z為1。

D)輸出函數(shù)簡化000101111001010111abcyy=a+bc000101111000101111zz=ab+b’c+bc’abcC)輸出函數(shù)y=a'bc+ab'c'+ab'c+abc'+abcz=a'b'c+a'bc'+ab'c+abc'+abcB)真值表1011111011111110010101001011101001000000InputsabcOutputsyzE)邏輯門abcyz組合元件WithenableinputeallO’sare0ife=0Withcarry-ininputCisum=A+B+CiMayhavestatusoutputscarry,zero,etc.O=I0ifS=0..00I1ifS=0..01…I(m-1)ifS=1..11O0=1ifI=0..00O1=1ifI=0..01…O(n-1)=1ifI=1..11sum=A+B(firstnbits)carry=(n+1)’thbitofA+Bless=1ifA<Bequal=1ifA=Bgreater=1ifA>BO=AopBopdeterminedbyS.n-bit,mx1MultiplexorO…S0S(logm)nnI(m-1)I1I0…lognxnDecoder…O1O0O(n-1)I0I(logn-1)…n-bitAddernABnsumcarryn-bitComparatornnABlessequalgreaternbit,mfunctionALUnnAB…S0S(logm)nO時序元件Q=0ifclear=1,Iifload=1andclock=1,Q(previous)otherwise.Q=0ifclear=1,Q(prev)+1ifcount=1andclock=1.clearn-bitRegisternnloadIQshiftIQn-bitShiftregisterQ=lsb-Contentshifted-Istoredinmsbn-bitCounternQclearload時序邏輯設計A)題目：設計一個脈沖分頻器，減慢原有脈沖，每四個脈沖輸出一個1。0123x=0x=1x=0x=0a=1a=1a=1a=1a=0a=0a=0a=0B)狀態(tài)圖C)實現(xiàn)模型CombinationallogicStateregisteraxI0I0I1I1Q1Q0D)真值表（摩爾型）1011111011111000010101001011101001000000InputsQ1Q0aOutputsI1I01000x通過實現(xiàn)模型，將時序邏輯設計轉化成組合邏輯設計。時序邏輯設計001

Q1Q0

I1

I1=Q1’Q0a+Q1a’+Q1Q0’0111010

0011

10

a010001011

00

01

11

a1

10

I0

Q1Q0I0=Q0a’+Q0’a010001100

00

01

11

10x=Q1Q0

x010

aQ1Q0E)化簡輸出方程F)組合邏輯a

Q1

Q0

I0

I1

x單用途處理器基本模型控制器和數(shù)據(jù)路徑控制器和數(shù)據(jù)路徑內部結構……控制器數(shù)據(jù)路徑……狀態(tài)寄存器次態(tài)與控制邏輯寄存器功能單元控制器數(shù)據(jù)路徑……外部控制輸入外部控制輸出數(shù)據(jù)路徑控制輸入數(shù)據(jù)路徑控制輸出…外部數(shù)據(jù)輸入…外部數(shù)據(jù)輸出示例：最大公因數(shù)0:intx,y;1:while(1){2:while(!go_i);3:x=x_i;4:y=y_i;5:while(x!=y){6:if(x<y)7:y=y-x;else8:x=x-y;}9:d_o=x;}

(b)功能y=y-x7:x=x-y8:6-J:x!=y5:!(x!=y)x<y!(x<y)6:5-J:1:1!1x=x_i3:y=y_i4:2:2-J:!go_i!(!go_i)d_o=x1-J:9:

(c)狀態(tài)圖設計算法將算法轉化為狀態(tài)機帶有數(shù)據(jù)路徑的有限狀態(tài)機使用模板完成轉化(a)框圖GCDx_iy_id_ogo_i狀態(tài)圖模板賦值語句a=b下一條語句a=b下一條語句循環(huán)語句while(cond){

循環(huán)體語句}下一條語句循環(huán)體cond下一條語句!condJ:C:分支語句if(c1)

c1語句elseifc2c2語句else

其它語句下一條語句c1c2語句!c1*c2!c1*!c2下一條語句其它語句c1語句J:C:創(chuàng)建數(shù)據(jù)路徑為聲明過的變量定義寄存器為算術運算建立功能單元連接輸入/輸出端口、寄存器和功能單元寄存器與變量間的連接，以數(shù)據(jù)的讀寫為基礎當多個數(shù)據(jù)源連接到一個寄存器時可應用數(shù)據(jù)選擇器。為數(shù)據(jù)路徑的每個輸入和輸出建立唯一的標識符創(chuàng)建數(shù)據(jù)路徑d_o

subtractorsubtractor7:y-x8:x-y6:x<yx_iy_i0:x0:y9:dn-bit2x1n-bit2x1x_sely_selx_ldy_ldx_neq_yx_lt_yd_ld<5:x!=y!=數(shù)據(jù)路徑y(tǒng)=y-x7:x=x-y8:6-J:x!=y5:!(x!=y)x<y!(x<y)6:5-J:1:1!1x=x_i3:y=y_i4:2:2-J:!go_i!(!go_i)d_o=x1-J:9:創(chuàng)建控制器的FSMy_sel=1y_ld=17:x_sel=1x_ld=18:6-J:x_neq_y5:!x_neq_yx_lt_y!x_lt_y6:5-J:d_ld=11-J:9:x_sel=0x_ld=13:y_sel=0y_ld=14:1:1!12:2-J:!go_i!(!go_i)go_i0000000100100011010001010110011110001001101010111100控制器此FSM與其FSMD具有相同的狀態(tài)和狀態(tài)轉換關系。將復雜的操作和條件專程數(shù)據(jù)路徑中的布爾操作和條件y=y-x7:x=x-y8:6-J:x!=y5:!(x!=y)x<y!(x<y)6:5-J:1:1!1x=x_i3:y=y_i4:2:2-J:!go_i!(!go_i)d_o=x1-J:9:控制器和數(shù)據(jù)路徑y(tǒng)_sel=1y_ld=17:x_sel=1x_ld=18:6-J:x_neq_y=15:x_neq_y=0x_lt_y=1x_lt_y=06:5-J:d_ld=11-J:9:x_sel=0x_ld=13:y_sel=0y_ld=14:1:1!12:2-J:!go_i!(!go_i)go_i0000000100100011010001010110011110001001101010111100控制器控制器實現(xiàn)模型y_selx_selCombinationallogicQ3Q0Stateregistergo_ix_neq_yx_lt_yx_ldy_ldd_ldQ2Q1I3I0I2I1

subtractorsubtractor7:y-x8:x-y5:x!=y6:x<yx_iy_id_o0:x0:y9:dn-bit2x1n-bit2x1x_sely_selx_ldy_ldx_neq_yx_lt_yd_ld<!=(b)數(shù)據(jù)路徑GCD示例的控制器狀態(tài)表InputsOutputsQ3Q2Q1Q0x_neq_yx_lt_ygo_iI3I2I1I0x_sely_selx_ldy_ldd_ld0000***0001XX0000001**00010XX0000001**10011XX0000010***0001XX0000011***01000X1000100***0101X001001010**1011XX00001011**0110XX0000110*0*1000XX0000110*1*0111XX0000111***1001X10101000***10011X1001001***1010XX0001010***0101XX0001011***1100XX0011100***0000XX0001101***0000XX0001110***0000XX0001111***0000XX000完成GCD定制單用途處理器設計設計數(shù)據(jù)路徑得到下一狀態(tài)和控制邏輯的狀態(tài)表只剩下組合邏輯的設計雖然并不能得到最優(yōu)設計，但是能夠反映設計的步驟?？刂破骱蛿?shù)據(jù)路徑內部結構……控制器數(shù)據(jù)路徑……狀態(tài)寄存器次態(tài)與控制邏輯寄存器功能單元RTL定制單用途處理器設計RTL（RegisterTransferLevel）：描述寄存器間數(shù)據(jù)的轉移RTL單用途處理器設計：由于編程語言一般不支持逐周期的描述，采用編程方式效果不佳通常從狀態(tài)機著手進行設計Example將4bits數(shù)據(jù)總線接受的數(shù)據(jù)轉換成8bits，傳送到8bits數(shù)據(jù)總線的4-8bits橋接器RTL定制單用途處理器設計問題規(guī)范4-8bits橋接器4位數(shù)據(jù)通過data_in輸入8位數(shù)據(jù)通過data_out輸出，rdy-_in表數(shù)據(jù)到來，rdy_out表轉換完成。發(fā)送端data_in(4)rdy_inrdy_outdata_out(8)接受端clockInputsrdy_in:bit;data_in:bit[4];Outputsrdy_out:bit;data_out:bit[8]Variablesdata_lo,data_hi:bit[4];FSMDWaitFirst4RecFirst4Startdata_lo=data_inWaitSecond4rdy_in=1rdy_in=0RecFirst4Endrdy_in=1RecSecond4Startdata_hi=data_inRecSecond4Endrdy_in=1rdy_in=0rdy_in=1rdy_in=0Send8Startdata_out=data_hi&data_lordy_out=1Send8Endrdy_out=0Bridgerdy_in=0

rdy_inrdy_outdata_lodata_hidata_in(4)(b)

數(shù)據(jù)的路徑data_outdata_out_lddata_hi_lddata_lo_ldclk至所有寄存器data_outRTL定制單用途處理器設計(a)

控制器BridgeWaitFirst4RecFirst4Startdata_lo_ld=1WaitSecond4rdy_in=1rdy_in=0RecFirst4Endrdy_in=1RecSecond4Startdata_hi_ld=1RecSecond4Endrdy_in=1rdy_in=0rdy_in=1rdy_in=0Send8Startdata_out_ld=1rdy_out=1Send8Endrdy_out=0rdy_in=0優(yōu)化單用途處理器優(yōu)化就是使設計指標的值達到最好可優(yōu)化的方面：原始程序FSMD數(shù)據(jù)路徑FSM優(yōu)化原始程序分析程序的用途并尋找可改進的地方計算模塊的數(shù)量變量算法的時間和空間復雜度應用乘法和除法的會引入巨大的運行開支優(yōu)化原始程序0:intx,y;1:while(1){2:while(!go_i);3:x=x_i;4:y=y_i;5:while(x!=y){6:if(x<y)7:y=y-x;else8:x=x-y;}9:d_o=x;}

0:intx,y,r;1:while(1){2:while(!go_i);//xmustbethelargernumber3:if(x_i>=y_i){4:x=x_i;5:y=y_i;}6:else{7:x=y_i;8:y=x_i;}9:while(y!=0){10:r=x%y;11:x=y;12:y=r;}13:d_o=x;}原始程序優(yōu)化后的程序用取模運算代替減法運算來優(yōu)化程序

GCD(42,8)，9次迭代得出結果:(42,8),(43,8),(26,8),(18,8),(10,8),(2,8),(2,6),(2,4),(2,2).GCD(42,8)，3次迭代得出結果:(42,8),(8,2),(2,0)優(yōu)化一般可