第四章組合邏輯電路§4.1組合邏輯電路分析§4.2組合邏輯電路設(shè)計(jì)§4.3組合邏輯電路險(xiǎn)象

完成邏輯功能的電路稱為邏輯電路，它可以分為兩大類：組合邏輯電路和時(shí)序邏輯電路。組合邏輯電路的特點(diǎn)是沒(méi)有記憶，當(dāng)前的輸出只與當(dāng)前的輸入有關(guān)，與以前的歷史無(wú)關(guān)（相比之下，時(shí)序電路當(dāng)前的狀態(tài)就與現(xiàn)在和過(guò)去都有關(guān)）。我們有時(shí)為解決邏輯問(wèn)題，要設(shè)計(jì)一種專用的組合電路，對(duì)一些被廣泛使用的經(jīng)典組合電路我們可以采用拿來(lái)主義，不必重新設(shè)計(jì)，如：編碼器、譯碼器、數(shù)據(jù)選擇器/分配器等。本章分為兩大部分：給定電路——分析實(shí)現(xiàn)邏輯關(guān)系——設(shè)計(jì)

4.1組合邏輯電路的分析

分析步驟如下：

（1）從輸入向輸出逐級(jí)推導(dǎo)，得到最終的輸出表達(dá)式。（在這個(gè)過(guò)程中，有時(shí)可以設(shè)幾個(gè)中間變量）（2）表達(dá)式化簡(jiǎn)。（3）由邏輯表達(dá)式列出真值表。（4）由真值表（簡(jiǎn)單邏輯可直接由表達(dá)式）概括出邏輯功能。

（這一步較難）

組合邏輯電路的分析，就是將電路圖上的連接，轉(zhuǎn)化為易于歸納的形式，進(jìn)而了解電路的功能。（1）逐級(jí)推導(dǎo)表達(dá)式例1：（3）列出真值表。三位奇數(shù)校驗(yàn)器（4）總結(jié)歸納：（2）表達(dá)式化簡(jiǎn)

輸入中有奇數(shù)個(gè)1時(shí)，輸出為1.（本例已是最簡(jiǎn)）例2：ABCF0000001101111001101111011110真值表規(guī)律：ABC取值相同時(shí)，輸出為0；ABC取值不同時(shí)，輸出為1例3：ABCD為8421碼。ABCDWXYZ0000001100010100001001010011011001000111ABCDWXYZ0101100001101001011110101000101110011100真值表:ABCD輸入只能有0000~1001。由真值表可知，電路輸出是十進(jìn)制數(shù)的余3碼，即該電路是一個(gè)代碼轉(zhuǎn)換電路。Y1.AB。。。。&&&&YY3Y2..例4：分析下圖的邏輯功能1.寫出邏輯表達(dá)式Y(jié)=Y2Y3=AABBAB...AB..AB.A.AB.B2.應(yīng)用邏輯代數(shù)化簡(jiǎn)Y=AABBAB...=AAB+BAB..=AB+AB反演律=A(A+B)+B(A+B)..反演律=AAB+BAB..3.列真值表0011001110014.分析邏輯功能輸入相同輸出為“0”，輸入相異輸出為“1”，稱為“異或”邏輯關(guān)系。這種電路稱“異或”門。Y=AB+AB=AB邏輯式=1ABY邏輯符號(hào)ABY1.寫出邏輯式例5：分析下圖的邏輯功能。.&。。&。1。1.BAY&AB.Y=ABAB.ABA?B=AB+AB化簡(jiǎn)2.列邏輯真值表001100100111Y=AB+AB3.分析邏輯功能輸入相同輸出為“1”，輸入相異輸出為“0”，稱為“判一致電路”，可用于判斷各輸入端的狀態(tài)是否相同。ABY

以下我們結(jié)合一些常用組合邏輯電路，邊學(xué)習(xí)典

型電路，邊熟悉分析過(guò)程。一、全加器所謂全加器，是指具有從低位進(jìn)位、向高位進(jìn)位功能的加法器。如果不考慮低位進(jìn)位，則稱為半加器。（與全加器對(duì)應(yīng)的還有全減器、半減器。）下面我們分析一位全加器電路。（1）逐級(jí)分析，寫出表達(dá)式(2)列出真值表規(guī)律：輸入有奇數(shù)個(gè)1時(shí)，F(xiàn)=1；輸入有兩個(gè)或以上1，CO=1。（3）歸納邏輯功能

歸納功能是比較難的，需要積累經(jīng)驗(yàn)。

本例第一步要總結(jié)出奇數(shù)個(gè)1，兩個(gè)以上1這樣的規(guī)律，然后再聯(lián)想出全加器：

A、B—被加數(shù)、加數(shù)，

CI——低位進(jìn)位，

F——本位的和，

CO——向高位的進(jìn)位。二、半加器真值表ABSCO0000011010101101規(guī)律：輸入有奇數(shù)個(gè)1時(shí)，S=1；輸入有兩個(gè)1時(shí)，CO=1?！?/p>

與全加器對(duì)應(yīng)的還有全減器，即帶低位借位，向高位借位的減法器。

如果不事先說(shuō)出分析的是全加器，可能不一定會(huì)想到是加法器這類的東西。目前，我們要求能夠從真值表歸納出表面的邏輯規(guī)律，如：輸入有奇數(shù)個(gè)1時(shí)，輸出為1。

與半加器對(duì)應(yīng)的還有半減器，即不考慮低位借位的減法器。三、譯碼器

例：2線—4線譯碼器將二進(jìn)制編碼翻譯成不同的硬件輸出組合。

（1）寫出表達(dá)式

（2）列出真值表（3）總結(jié)、歸納

通常M線—N線二進(jìn)制譯碼器，滿足N=2M關(guān)系，

M位二進(jìn)制碼輸入，N條譯碼線輸出。另有若干譯碼允許端（高或低電平有效）。當(dāng)任一允許端無(wú)效時(shí)，譯碼器不工作，輸出線全為高。當(dāng)所有允許端均有效時(shí)，譯碼器工作：對(duì)任一個(gè)二進(jìn)制碼輸入，有唯一的一條輸出線為低電平，其他輸出端均為高電平。（輸出線下標(biāo)號(hào)=二進(jìn)制碼值）按照這一原則，3線—8線二進(jìn)制譯碼器，4線—16線二進(jìn)制譯碼器就很容易理解了。另外還有一些BCD譯碼器，如4線—10線譯碼器。

比較器的作用是給出兩個(gè)數(shù)據(jù)的大小信息：大于、

小于或等于。

一位數(shù)值比較器的電路如圖：四、數(shù)值比較器（1）寫出表達(dá)式（2）列出真值表（3）歸納

上述一位比較器是組成多位比較器的基礎(chǔ)，可以用它構(gòu)成任意位比較器。多位比較器的比較規(guī)律：

從高位開(kāi)始，出現(xiàn)不等即可知誰(shuí)大誰(shuí)小，如果所有位均相等，則兩數(shù)相等。

A=1B=0大于

A=0B=1小于

A=1B=1或A=0B=0等于

根據(jù)功能要求，實(shí)現(xiàn)具體電路設(shè)計(jì)。分為門電路設(shè)計(jì)和中規(guī)模集成器件設(shè)計(jì)。

其步驟如下：

（1）搞清功能要求，明確因果關(guān)系，設(shè)置輸入、輸出變量。

（2）列出真值表。

（3）寫出邏輯表達(dá)式。

（4）化簡(jiǎn)邏輯表達(dá)式。

（5）表達(dá)式變換（根據(jù)對(duì)使用器件的要求）。

（6）畫出邏輯電路圖。

4.2組合邏輯電路的設(shè)計(jì)4.2.1一般組合邏輯電路的設(shè)計(jì)

例1:

火災(zāi)報(bào)警系統(tǒng)，有三種探測(cè)器：煙感、溫感和光

感。為防止誤報(bào)，規(guī)定只有兩種或兩種以上發(fā)出

報(bào)警才確認(rèn)，并啟動(dòng)聲光報(bào)警設(shè)備。（用與非門

實(shí)現(xiàn)）

解：（1）根據(jù)題意：設(shè)探頭為輸入，分別用A、B、C代表煙感、溫感和光感三種探頭。取值為1=報(bào)警0=無(wú)報(bào)警。設(shè)報(bào)警器輸出為F，

1=啟動(dòng)設(shè)備0=關(guān)閉設(shè)備（2）列出真值表ABCF00000101001110010111011100010111（3）寫出邏輯表達(dá)式（4）化簡(jiǎn)表達(dá)式（5）因?yàn)橹付ㄓ门c非門實(shí)現(xiàn)，所以要對(duì)表達(dá)式進(jìn)行變換。（6）畫出電路圖也可以寫或與式，再兩次求反，用或非門實(shí)現(xiàn)ABCF00000101001110010111011100010111&&&&BACF例2：設(shè)計(jì)一個(gè)3變量“多數(shù)表決電路”。要求：按照少數(shù)服從多數(shù)的原則表決，確定某項(xiàng)決議是否通過(guò)。其中甲具有最高表決權(quán)，即甲同意則決議通過(guò)（用與非門實(shí)現(xiàn)）

解：（1）根據(jù)題意：用A表示甲，B、C表示其他參與決議的代表。1表示同意，0表示不同意。設(shè)F為表決電路輸出，1為決議通過(guò)，0為決議沒(méi)通過(guò)。（2）列出真值表ABCF00000101001110010111011100011111（3）寫出邏輯表達(dá)式（4）化簡(jiǎn)表達(dá)式（5）因?yàn)橹付ㄓ门c非門實(shí)現(xiàn)，所以要對(duì)表達(dá)式進(jìn)行變換。（6）畫出電路圖也可以寫或與式，再兩次求反，用或非門實(shí)現(xiàn)&&&BCAFABCF00000101001110010111011100011111

例3：設(shè)計(jì)一個(gè)比較兩個(gè)3位二進(jìn)制數(shù)是否相等的數(shù)值比較器。

解：（1）根據(jù)題意：設(shè)兩個(gè)3位二進(jìn)制數(shù)分別A=A2A1A0，

B=B2B1B0；結(jié)果為F，相等為1，不等為0。即此電路為6輸入一輸出。（2）列出真值表（太復(fù)雜了）分析：當(dāng)兩個(gè)數(shù)各位都相等時(shí)，即為相等，否則

F=0。只有Ai和Bi同時(shí)為0或同時(shí)為1時(shí)，A=B。則有（3）化簡(jiǎn)表達(dá)式（不可化簡(jiǎn)了）可用7個(gè)與門和3個(gè)或門實(shí)現(xiàn)。也可對(duì)表達(dá)式進(jìn)行轉(zhuǎn)換：

=1=1=1≥1A2B2A1B1A0B0F

則可用3個(gè)異或非（同或）門和1個(gè)與門實(shí)現(xiàn)。（4）畫邏輯電路圖

例4：設(shè)計(jì)一個(gè)乘法器，用于產(chǎn)生兩個(gè)2位二進(jìn)制數(shù)的乘積。A

B0

00

10

20

31

01

11

21

32

02

12

22

33

03

13

23

3M0000012302460369A1A0B1B0

M3M2M1M000000001001000110100010101100111100010011010101111001101111011110000000000000000000000010010001100000010010001100000001101101001真值表表達(dá)式:表達(dá)式化簡(jiǎn)：采用8個(gè)與門、兩個(gè)或門和若干非門即可實(shí)現(xiàn)。4.2.2具有特殊條件的組合邏輯電路設(shè)計(jì)一、包含無(wú)關(guān)條件的組合邏輯電路設(shè)計(jì)例1：設(shè)計(jì)一個(gè)組合邏輯電路，用于判別以余3碼表示的

1位十進(jìn)制數(shù)是否為合數(shù)。AB

CD

F0000000100100011010001010110011110001001101010111100110111101111真值表AB

CD

Fddd0000101011ddd&&&&FBACD例2：有一個(gè)水塔，由大小兩個(gè)水泵供水。水位高于C時(shí)不供水，水位低C時(shí)由小水泵單獨(dú)供水；水位低于

B時(shí)，由大水泵單獨(dú)供水；水位低于A時(shí)，由兩個(gè)水泵同時(shí)供水，請(qǐng)說(shuō)明兩個(gè)水泵的工作情況。解：

設(shè)大電機(jī)為DL，小電

機(jī)為DS，取值為1表示

工作，為0表示停止。三

個(gè)位為A、B和C取值為

1表示水位低于A、B或

C點(diǎn)，為0則表示水位不

低。ABCDSDL00000001100110111111010XX100XX101XX110XX由卡諾圖，得到：ABC00011110010011XXXXABC00011110010011XXXX1≥1&DSBACDL加法器:

實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路進(jìn)位如：000011+10101010不考慮低位來(lái)的進(jìn)位半加器實(shí)現(xiàn)要考慮低位來(lái)的進(jìn)位全加器實(shí)現(xiàn)二、多輸出函數(shù)的組合邏輯電路設(shè)計(jì)1、半加器

半加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，不考慮來(lái)自低位的進(jìn)位。兩個(gè)輸入AB表示兩個(gè)同位相加的數(shù)兩個(gè)輸出SC表示半加和表示向高位的進(jìn)位COABSC邏輯符號(hào)：半加器真值表邏輯表達(dá)式邏輯圖&=1..ABSC00ABSC000110111010012、全加器輸入Ai表示兩個(gè)同位相加的數(shù)BiCi-1表示低位來(lái)的進(jìn)位輸出表示本位和表示向高位的進(jìn)位CiSi

全加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，且考慮來(lái)自低位的進(jìn)位。邏輯符號(hào)：COAiBiCi-1SiCiCIAiBiCi-1SiCi

0000010110101111（1）列真值表（2）寫出邏輯式100010011001011101010101COCO>1AiBiCi-1SiCi半加器構(gòu)成的全加器AiCi-1Bi邏輯圖&&&=1≥1CiSi

例3：某工廠有A、B、C三個(gè)車間和一個(gè)自備電站，站內(nèi)有兩臺(tái)發(fā)電機(jī)G1和G2。G1的容量是G2的兩倍。如果一個(gè)車間開(kāi)工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車間開(kāi)工，只需G1運(yùn)行，如果三個(gè)車間同時(shí)開(kāi)工，則G1和G2均需運(yùn)行。試畫出控制G1和G2運(yùn)行的邏輯圖。（用與非門實(shí)現(xiàn)）

設(shè)：A、B、C分別表示三個(gè)車間的開(kāi)工狀態(tài)：開(kāi)工為“1”，不開(kāi)工為“0”；

G1和G2運(yùn)行為“1”，不運(yùn)行為“0”。1.根據(jù)邏輯要求列真值表

首先假設(shè)邏輯變量、邏輯函數(shù)取“0”、“1”的含義。

邏輯要求：如果一個(gè)車間開(kāi)工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車間開(kāi)工，只需G1運(yùn)行，如果三個(gè)車間同時(shí)開(kāi)工，則G1和G2均需運(yùn)行。開(kāi)工“1”不開(kāi)工“0”運(yùn)行“1”不運(yùn)行“0”1.根據(jù)邏輯要求列真值表1010010100111001101110000111001000011101ABCG1G22.由真值表寫出邏輯式取G=“1”若輸入變量為“1”則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。在一種組合中，各輸入變量之間是“與”關(guān)系各組合之間是“或”關(guān)系1010010100111001101110000111001000011101ABCG1G23.化簡(jiǎn)邏輯式4.用“與非”門構(gòu)成邏輯電路三、輸入只有原變量、使用與非門的設(shè)計(jì)

所謂輸入只有原變量沒(méi)有反變量是指第一級(jí)的輸入信號(hào)只能由A、B、C、D等組成，不能出現(xiàn)等

要解決這個(gè)問(wèn)題似乎很簡(jiǎn)單：將所有的反變量都加一個(gè)反相器。但這樣簡(jiǎn)單處理的結(jié)果是門太多，為了獲得最佳計(jì)，我們可以通過(guò)表達(dá)式變換，用盡量少的電路滿足只有原變量的要求。解：

用卡諾圖化簡(jiǎn)

例如：在只有原變量輸入的條件下，實(shí)現(xiàn)邏輯函數(shù)兩次求反：用反相器解決只有原變量問(wèn)題，不用動(dòng)腦筋，但增加了四個(gè)門。

如果將表達(dá)式進(jìn)行變換，可以簡(jiǎn)化電路。再兩次求反

經(jīng)過(guò)表達(dá)式變換，帶“非號(hào)”的項(xiàng)合并了，邏輯門也減少了。如右圖:有時(shí)，為了減少帶“非號(hào)”的項(xiàng)，還可以考慮利用

多余項(xiàng)，尋求進(jìn)一步化簡(jiǎn)的可能。（當(dāng)然，不一定

都能再簡(jiǎn)化）

總結(jié)上述簡(jiǎn)化過(guò)程，我們可以發(fā)現(xiàn)：電路越來(lái)越簡(jiǎn)單了，但所需級(jí)數(shù)沒(méi)變.

輸入級(jí)是為了解決“非號(hào)”而存在的，帶“非號(hào)”的項(xiàng)（稱為尾部因子）越多，輸入級(jí)越復(fù)雜，因此我們要盡量減少帶“非號(hào)”的項(xiàng)。

中間級(jí)的門數(shù)與表達(dá)式乘積項(xiàng)的多少有關(guān)，應(yīng)盡量

減少乘積項(xiàng)個(gè)數(shù)。

下面歸納一下在只有原變量，沒(méi)有反變量輸入的條件下，用與非門實(shí)現(xiàn)邏輯函數(shù)時(shí)設(shè)計(jì)步驟：

第一步：用卡諾圖化簡(jiǎn)，得到最簡(jiǎn)與—或式。

第二步：尋找所有的多余項(xiàng)，將可以用來(lái)實(shí)現(xiàn)合并尾部因子者加入（無(wú)此可能者不要）。

如：

加入不能簡(jiǎn)化。第三步：尾部因子變換。如：

第四步：兩次求反，得與非—與非表達(dá)式。

第五步：畫出邏輯圖。例：設(shè)計(jì)一個(gè)組合邏輯電路，判斷獻(xiàn)血者與受血者的血型是否相容。規(guī)則如表所示，“√”表示兩者血型相容。受血獻(xiàn)血ABOABABABO√√√√√√√√√解：由題意知：電路輸入變量為獻(xiàn)血者和受血者。血型共四種，可用兩個(gè)變量的4組編碼表示，WX表示獻(xiàn)血者，YZ表示受血者。F表示輸出，相容為1，不容為0。受血獻(xiàn)血WXYZABABO血型編碼0000011011011011真值表WX

YZ

F0000WX

YZ

F000100100011010001

0101

1001

111000100110

1010

11110011

0111

1011111111111110000000如果換一種編碼方式，如表所示：受血獻(xiàn)血WXYZOABAB血型編碼0000011011011011≥11≥1≥1FXWYZ1

關(guān)于無(wú)反變量提供時(shí)如何使組合電路達(dá)到最簡(jiǎn)的問(wèn)題，至今尚無(wú)一種系統(tǒng)而有效的方法，只能由設(shè)計(jì)者根據(jù)具體問(wèn)題進(jìn)行靈活處理。4.3組合邏輯電路的險(xiǎn)象

以前我們?cè)O(shè)計(jì)電路時(shí)，假定所有輸入信號(hào)同時(shí)變化，門電路沒(méi)有延遲，在此條件下，能保證輸出邏輯正確。

實(shí)際情況是：輸入信號(hào)不可能同時(shí)翻轉(zhuǎn)，門的延遲也各不相同，于是就要出現(xiàn)問(wèn)題了——冒險(xiǎn)競(jìng)爭(zhēng)！

幾個(gè)概念：

靜態(tài)冒險(xiǎn)：如果輸入的變化本不應(yīng)引起輸出變化，但實(shí)際出現(xiàn)了變化，稱靜態(tài)冒險(xiǎn)。（打破了應(yīng)有的平靜）

如：本應(yīng)

1

1實(shí)際

101

或本應(yīng)00實(shí)際010

動(dòng)態(tài)冒險(xiǎn)：如果輸入的變化確應(yīng)引起輸出發(fā)生一次翻轉(zhuǎn)，但實(shí)際發(fā)生了多次翻轉(zhuǎn)，稱為動(dòng)態(tài)冒險(xiǎn)。如：本應(yīng)

0

1

實(shí)際01014.3.1險(xiǎn)象的產(chǎn)生

實(shí)際邏輯電路中，信號(hào)經(jīng)過(guò)同一電路中的不同路徑所產(chǎn)生的時(shí)延不同。時(shí)延的長(zhǎng)短與信號(hào)經(jīng)過(guò)的門數(shù)、具體邏輯門的時(shí)延大小和導(dǎo)線的長(zhǎng)短有關(guān)。輸入信號(hào)經(jīng)過(guò)不同路徑到達(dá)輸出端的時(shí)間有先有后叫競(jìng)爭(zhēng)。

險(xiǎn)象：電路中競(jìng)爭(zhēng)的存在，使得輸入信號(hào)的變化可能引起輸出信號(hào)出現(xiàn)非預(yù)期的錯(cuò)誤輸出現(xiàn)象。

非臨界競(jìng)爭(zhēng)：不產(chǎn)生錯(cuò)誤輸出的競(jìng)爭(zhēng)。

臨界競(jìng)爭(zhēng)：導(dǎo)致錯(cuò)誤輸出的競(jìng)爭(zhēng)。

組合電路中的險(xiǎn)象是一種瞬態(tài)現(xiàn)象，表現(xiàn)為在輸出產(chǎn)生不應(yīng)有的尖脈沖，暫時(shí)破壞正常邏輯關(guān)系。瞬態(tài)結(jié)束即可恢復(fù)正常邏輯關(guān)系。例1：假設(shè)B=C=1，代入表達(dá)式可得

可知，理想情況下，無(wú)論A怎么變化，F(xiàn)恒為1。

實(shí)際電路中：存在時(shí)間延遲。假設(shè)每個(gè)門的延遲時(shí)間為tpd，同樣分析B=C=1

時(shí)，A的變化對(duì)輸出的影響。&1&&FABCdegG1G2G3G4Adtpd2tpde1F2&1&&FABCdegG1G2G3G4產(chǎn)生兩次競(jìng)爭(zhēng)：

第一次（A01）：在門G4上發(fā)生競(jìng)爭(zhēng)，由于G4為與非門，沒(méi)有產(chǎn)生險(xiǎn)象，因此是非臨界競(jìng)爭(zhēng)。第二次（A10）

：在門G4上發(fā)生競(jìng)爭(zhēng)根據(jù)與非門特性，輸出負(fù)脈沖，產(chǎn)生險(xiǎn)象，因此是臨界競(jìng)爭(zhēng)。g例2：假設(shè)B=C=0，代入表達(dá)式可得

可知，理想情況下，無(wú)論A怎么變化，F(xiàn)恒為0。實(shí)際電路中：存在時(shí)間延遲。假設(shè)每個(gè)門的延遲時(shí)間為tpd，同樣分析B=C=0

時(shí)，A的變化對(duì)輸出的影響。≥11≥1≥1FABCdegG1G2G3G4Adtpd2tpde1F2g產(chǎn)生兩次競(jìng)爭(zhēng)：

第一次（A01）

：在門G4上發(fā)生競(jìng)爭(zhēng)。根據(jù)或非門特性，輸出正脈沖，產(chǎn)生險(xiǎn)象，因此是臨界競(jìng)爭(zhēng)。第二次（A10）

：在門G4上發(fā)生競(jìng)爭(zhēng)，由于G4為或非門，沒(méi)有產(chǎn)生險(xiǎn)象，因此是非臨界競(jìng)爭(zhēng)。≥11≥1≥1FABCdegG1G2G3G4按錯(cuò)誤輸出脈沖信號(hào)的極性“0”型險(xiǎn)象：錯(cuò)誤輸出為負(fù)脈沖“1”型險(xiǎn)象：錯(cuò)誤輸出為正脈沖4.3.2險(xiǎn)象的判斷方法：代數(shù)法、卡諾圖法一、代數(shù)法步驟：1、找出同時(shí)以原變量和反變量形式出現(xiàn)的變量X。2、消去函數(shù)表達(dá)式中的其他變量，看是否出現(xiàn)或形式，有則可能