第六章可編程邏輯器件PLD簡介可編程邏輯器件PLD概述可編程邏輯器件PLD的基本單元可編程只讀存儲器PROM和可編程邏輯陣列PLA可編程陣列邏輯PAL和通用陣列邏輯GAL高密度可編程邏輯器件HDPLD原理及應用現(xiàn)場可編程門陣列FPGA隨機存取存儲器RAM小結傳統(tǒng)的邏輯系統(tǒng):當規(guī)模增大時

焊點多，可靠性下降；系統(tǒng)規(guī)模增加，成本升高；功耗增加；占用空間擴大。連接線與點增多抗干擾能力下降半定制標準單元（StandardCell）門陣列（GateArray）可編程邏輯器件（ProgrammableLogicDevice）

近年來PLD從芯片密度、速度等方面發(fā)展迅速，已成為一個重要分支。MAX7128S系統(tǒng)放在一個芯片內專用集成電路（簡稱ASIC）用戶定制集成電路ASIC全定制（FullCustomDesignIC）廠商直接做出。如：表芯廠商做出半成品半定制（Semi-CustomDesignIC）第一節(jié)可編程邏輯器件PLD概述PLD是20世紀70年代發(fā)展起來的新型邏輯器件，相繼出現(xiàn)了ROM、PROM、PLA、PAL、GAL、EPLD和FPGA等。一、PLD的基本結構與門陣列乘積項PLD主體輸入電路輸入信號互補輸入輸出函數(shù)反饋輸入信號

可由或陣列直接輸出，構成組合電路；通過寄存器輸出，構成時序方式輸出?？芍苯虞敵鲆部煞答伒捷斎胨鼈兘M成結構基本相似如下：

輸出既可以是低電平有效，又可以是高電平有效?；蜷T陣列和項輸出電路F2=B+C+D二、PLD的邏輯符號表示方法1.輸入緩沖器表示方法AAA2.與門和或門的表示方法固定連接編程連接F1=A?B?C×PLD具有較大的與或陣列，邏輯圖的畫法與傳統(tǒng)的畫法有所不同。下圖列出了連接的三種特殊情況:1.輸入全編程，輸出為0。2.也可簡單地對應的與門中畫叉，因此E=D。3.乘積項與任何輸入信號都沒有接通，相當與門輸出為1。

下圖給出最簡單的PROM電路圖，右圖是左圖的簡化形式。實現(xiàn)的函數(shù)為：固定連接點（與）編程連接點（或）三、PLD的分類1．與陣列固定，或陣列可編程：

可編程只讀存儲器PROM或可擦除編程只讀存儲器EPROMPLD基本結構大致相同，根據(jù)與或陣列是否可編程分為三類：2．與陣列，或陣列均可編程：

可編程邏輯陣列PLA3．與陣列可編程，或陣列固定：

可編程陣列邏輯PAL、通用陣列邏輯GAL、高密度可編程邏輯器件HDPLDABCBCA000001010111

連接點編程時，需畫一個叉。全譯碼1．與陣列固定，或陣列可編程2.與、或全編程：

代表器件是PLA（ProgrammableLogicArray）。在PLD中，它的靈活性最高。下圖給出了PLA的陣列結構。

由于與或陣列均能編程的特點，在實現(xiàn)函數(shù)時，所需的是簡化后的乘積項之和，這樣陣列規(guī)模比PROM小得多?！痢痢痢量删幊炭删幊?/p>

不像PROM那樣與陣列需要全譯碼。3.與編程、或固定：代表器件PAL（ProgrammableArrayLogic）

和GAL（GenericArrayLogic）。在這種結構中，或陣列固定若干個乘積項輸出?！痢?/p>

每個交叉點都可編程。F1

F1為兩個乘積項之和。四、PLD的性能特點采用PLD設計數(shù)字系統(tǒng)和中小規(guī)模相比具有如下特點：1.減小系統(tǒng)體積：單片PLD有很高的密度，可容納中小規(guī)模集成電路的幾片到十幾片；2.增強邏輯設計的靈活性：使用PLD器件設計的系統(tǒng)，可以不受標準系列器件在邏輯功能上的限制；3.縮短設計周期：由于可編程特性，用PLD設計一個系統(tǒng)所需時間比傳統(tǒng)方式大為縮短；各種PLD的結構特點4.提高系統(tǒng)處理速度：用PLD與或兩級結構實現(xiàn)任何邏輯功能，比用中小規(guī)模器件所需的邏輯級數(shù)少。這不僅簡化了系統(tǒng)設計，而且減少了級間延遲，提高了系統(tǒng)的處理速度；7.系統(tǒng)具有加密功能：某些PLD器件，如GAL或高密度可編程邏輯器件本身具有加密功能。設計者在設計時選中加密項，可編程邏輯器件就被加密。器件的邏輯功能無法被讀出，有效地防止電路被抄襲。5.降低系統(tǒng)成本：由于PLD集成度高，測試與裝配的工作量大大減少，避免了改變邏輯帶來的重新設計和修改，有效地降低了成本；6.提高系統(tǒng)的可靠性：用PLD器件設計的系統(tǒng)減少了芯片數(shù)量和印制板面積，減少相互間的連線，增加了平均壽命,提高抗干擾能力，從而增加了系統(tǒng)的可靠性；五、用PLD實現(xiàn)邏輯電路的方法與過程

用可編程邏輯器件設計電路需要相應的開發(fā)軟件平臺和編程器，可編程邏輯器件開發(fā)軟件和相應的編程器多種多樣?？删幊踢壿嬈骷O計電路過程如下圖所示。

電路方設案計設計輸入優(yōu)化電路選擇器件編程

器時件序功檢能查

特別是一些較高級的軟件平臺，一個系統(tǒng)除了方案設計和輸入電路外，其它功能都可用編程軟件自動完成。第二節(jié)可編程邏輯器件PLD的基本單元編程單元：PLD中用來存放數(shù)據(jù)的基本單元。

非易失性有多種編程單元，其特點是掉電后信息不會丟失，它一般用于只讀存儲器。易失性單元：

這種基本單元采用的是靜態(tài)隨機存儲器（SRAM）結構，其特點是掉電以后信息就要丟失。以后講到的現(xiàn)場可編程門陣列（FPGA）采用這種編程單元。非易失性單元：編程單元編程方式一次編程：信息一次編程固定好，編程元件是PROM。多次編程：用戶根據(jù)需要將數(shù)據(jù)儲存在編程單元中，并可以多次寫入和擦除，編程元件是UVEPROM和E2PROM等。

編程單元采用的是浮柵技術。

A1

A0

Y0

Y1

Y2

Y3

十進制

0

0

0

1

1

0

11

0000

0001

0100

1001

0829

一、熔絲型開關二、反熔絲型開關000000111001

用高壓將PLICE介質擊穿。三、浮柵編程技術

用浮柵編程技術生產的編程單元是一種能多次改寫的ROM，即已寫入的內容可以擦去，也可以重新寫入新的內容。（一）疊柵型（SIMOS）存儲單元+++5V5VGND

開啟電壓UT1。三、浮柵編程技術

用浮柵編程技術生產的編程單元是一種能多次改寫的ROM，即已寫入的內容可以擦去，也可以重新寫入新的內容。（一）疊柵型（SIMOS）存儲單元25V25VGND三、浮柵編程技術

用浮柵編程技術生產的編程單元是一種能多次改寫的ROM，即已寫入的內容可以擦去，也可以重新寫入新的內容。（一）疊柵型（SIMOS）存儲單元++++++開啟電壓加大

開啟電壓UT2三、浮柵編程技術

用浮柵編程技術生產的編程單元是一種能多次改寫的ROM，即已寫入的內容可以擦去，也可以重新寫入新的內容。（一）疊柵型（SIMOS）存儲單元---三、浮柵編程技術

用浮柵編程技術生產的編程單元是一種能多次改寫的ROM，即已寫入的內容可以擦去，也可以重新寫入新的內容。（一）疊柵型（SIMOS）存儲單元有11三、浮柵編程技術

用浮柵編程技術生產的編程單元是一種能多次改寫的ROM，即已寫入的內容可以擦去，也可以重新寫入新的內容。（一）疊柵型（SIMOS）存儲單元×三、浮柵編程技術

用浮柵編程技術生產的編程單元是一種能多次改寫的ROM，即已寫入的內容可以擦去，也可以重新寫入新的內容。（一）疊柵型（SIMOS）存儲單元1三、浮柵編程技術

用浮柵編程技術生產的編程單元是一種能多次改寫的ROM，即已寫入的內容可以擦去，也可以重新寫入新的內容。（一）疊柵型（SIMOS）存儲單元無11三、浮柵編程技術

用浮柵編程技術生產的編程單元是一種能多次改寫的ROM，即已寫入的內容可以擦去，也可以重新寫入新的內容。（一）疊柵型（SIMOS）存儲單元0問題：浮柵上的電荷無放電通路，沒法泄漏。

用紫外線照射芯片上的玻璃窗，則形成光電電流，把柵極電子帶回到多晶硅襯底，SIMOS管恢復到初始的導通狀態(tài)。（二）隧道型（FLOTOX）儲存單元

前面研究的可擦寫存儲器的缺點是擦除已存入的信息必須用紫外光照射一定的時間，因此不能用于快速改變儲存信息的場合。

隧道型儲存單元制成的存儲器克服了這一缺點，它稱為電可改寫只讀存儲器E2PROM，即電擦除、電編程的只讀存儲器。面積大

FLOTOX管的結構剖面示意圖如圖所示。

它與疊柵型管的不同在于浮柵延長區(qū)與漏區(qū)N之間的交疊處有一個厚度約為80цm的薄絕緣層。隧道80цm

擦除浮柵電荷時，G加5V，D接25V。

向浮柵寫入電荷時，G加25V，D接GND。（二）隧道型（FLOTOX）儲存單元（三）閃速型（Flash）存儲單元

閃速存儲單元又稱為快擦快寫存儲單元，右圖是閃速存儲單元剖面圖。

閃速存儲單元去掉了隧道型存儲單元的選擇管，它不像E2PROM那樣一次只能擦除一個字，而是可以用一個信號，在幾毫秒內擦除一大區(qū)段。

因此，閃速存儲單元比隧道型存儲單元的芯片結構更簡單、更有效，使用閃速存儲單元制成的PLD器件密度更高。Flash工作原理類似于疊柵型存儲單元，但有兩點不同之處：1.閃速存儲單元源極的區(qū)域Sn+大于漏極的區(qū)域Dn+，兩區(qū)域不是對稱的，使浮柵上的電子進行分級雙擴散，電子擴散的速度遠遠大于疊柵型存儲單元；2.疊柵存儲單元的浮柵到P型襯底間的氧化物層約200埃左右，而閃速存儲單元的氧化物層更薄，約為100埃。N+N+（三）閃速型（Flash）存儲單元（四）六管靜態(tài)存儲單元

閃速存儲單元的可再編程能力約為10萬次左右，但還是不及SRAM那樣有無限制的再編程能力，以SRAM為存儲單元的現(xiàn)場可編程門陣列（FPGA）可以實現(xiàn)無限次從一種運行邏輯轉換到另一種運行邏輯的功能。

下圖是SRAM六管存儲單元，由兩個具有有源下拉n溝道晶體管和有源上拉p溝道晶體管交互耦合的倒相器組成。

高和低電平是用具有分別到電源UCC和地GND的低阻抗通道的有源器件定義的兩個電平。D1、D2為兩個傳輸NMOS管，其柵極接到字線，源極分別接到兩條互補的位線上，起傳輸作用。第三節(jié)可編程只讀存儲器PROM和可編程邏輯陣列PLA一、可編程只讀存儲器PROMPROM的結構是與陣列固定、或陣列可編程的PLD器件。對于有大量輸入信號的PROM，比較適合作為存儲器來存放數(shù)據(jù)，它在計算機系統(tǒng)和數(shù)據(jù)自動控制等方面起著重要的作用。例1：下圖是一個8（字線）×4（位數(shù)據(jù)）的存儲器數(shù)據(jù)陣列圖。

對于較少的輸入信號組成的與陣列固定、或陣列可編程的器件中，也可以很方便地實現(xiàn)任意組合邏輯函數(shù)。3線-8線譯碼器8×4存儲單元矩陣輸出緩沖器地址碼輸入端數(shù)據(jù)輸出端字線

由地址譯碼器選中不同的字線，被選中字線上的四位數(shù)據(jù)通過輸出緩沖器輸出。

如當?shù)刂反aA2A1A0＝000時，通過地址譯碼器，使字線P0＝1，將字線P0上的存儲單元存儲的數(shù)據(jù)0000輸出，即D0～D3＝0000。

將左圖地址擴展成n條地址線，n位地址碼可尋址2n個信息單元，產生字線為2n條，其輸出若是m位，則存儲器的總容量為2n×m位。00010000EPROM有各種類型的產品，下圖是紫外線擦除、電可編程的EPROM器件2716的引腳圖。EPROM2716是211×8位可改寫存儲器，有11位地址線A0～A10，產生字線為2048條，D7～D0是8位數(shù)據(jù)輸出/輸入線，編程或讀操作時，數(shù)據(jù)由此輸入或輸出。

CS為片選控制信號，是低電平有效。

OE/PGM為讀出/寫入控制端低電平時輸出有效，高電平進行編程，寫入數(shù)據(jù)。

若當EPROM2716的容量不能滿足使用要求，且僅有2716芯片時，可用多片并聯(lián)來擴展地址線和數(shù)據(jù)線。下圖是將2片2716擴展成2048×16的數(shù)據(jù)的連接示意圖。兩片的數(shù)據(jù)線排列成D0～D15其余線全部并聯(lián)從組合電路角度來看:例2：試用適當容量的PROM實現(xiàn)兩個兩位二進制數(shù)比較的比較器。

（1）兩個兩位二進制數(shù)分別為A1A0和B1B0，當A1A0大于B1B0時，F(xiàn)1＝1，A1A0等于B1B0時，F(xiàn)2＝1，A1A0小于B1B0時，F(xiàn)3＝1，下表給出了兩位二進制數(shù)比較結果的輸入輸出對照表。輸入地址信號為電路的輸入邏輯變量

存儲矩陣為或陣列把乘積項組合成m個邏輯函數(shù)輸出。地址譯碼器產生2n個字線為固定與陣列產生2n個乘積項

由此可寫出輸出邏輯函數(shù)的最小項表達式為：

F1＝m（4,8,9,12,13,14）

F2＝m（0,5,10,15）

F3＝m（1,2,3,6,7,11）

（2）把A1A0和B1B0作為PROM的輸入信號，F(xiàn)1、F2和F3為或陣列的輸出，下圖是用PROM實現(xiàn)比較器的陣列圖。

（3）選用PROM的容量16×3位可滿足要求。

可見，以PROM實現(xiàn)簡單的組合邏輯電路函數(shù)是很方便的。

實際上，大多數(shù)組合邏輯函數(shù)的最小項不超過40個，使得PROM芯片的面積利用率不高，功耗增加。

一般PROM輸入地址線較多，容量也較大，又因為PROM的與陣列固定，必須進行全譯碼，產生全部的最小項。

4個地址進行全譯碼，產生16個乘積項。0...15

3個輸出產生3個乘積項之和函數(shù)。

為解決這一問題，考慮與陣列也設計成可編程形式來實現(xiàn)組合邏輯，由這一設想發(fā)明了可編程邏輯陣列（PLA）。二、可編程邏輯陣列PLA可編程邏輯陣列PLA和PROM相比之下，有如下特點：

（一）PROM是與陣列固定、或陣列可編程，而PLA是與和或陣列全可編程；

（二）PROM與陣列是全譯碼的形式，而PLA是根據(jù)需要產生乘積項，從而減小了陣列的規(guī)模；

（三）PROM實現(xiàn)的邏輯函數(shù)采用最小項表達式來描述。而用PLA實現(xiàn)邏輯函數(shù)時，運用簡化后的最簡與或式；

（四）在PLA中，對多輸入、多輸出的邏輯函數(shù)可以利用公共的與項，因而提高了陣列的利用率。例3:

試用PLA實現(xiàn)四位自然二進制碼轉換成四位格雷碼。

（1）設四位自然二進制碼為B3B2B1B0，四位格雷碼為G3G2G1G0，其對應的真值表如下表所示。NB3

B2

B1

B0G3

G2

G1

G0012345678910111213141500000001001000110100010101100111100010011010101111001101111011110000000100110010011001110101010011001101111111101010101110011000

根據(jù)表列出邏輯函數(shù)并簡化，得最簡輸出表達式如下：

（2）轉換器有四個輸入信號，化簡后需用到7個不同的乘積項，組成4個輸出函數(shù)，故選用四輸入的7×4PLA實現(xiàn)，下圖是四位自然二進制碼轉換為四位格雷碼轉換器PLA陣列圖。

右圖僅用了七個乘積項，比PROM全譯碼少用9個，實現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高了芯片的利用率，所以用它來實現(xiàn)多輸入、多輸出的復雜邏輯函數(shù)較PROM有優(yōu)越之處。PLA除了能實現(xiàn)各種組合電路外，還可以在或陣列之后接入觸發(fā)器組，作為反饋輸入信號，實現(xiàn)時序邏輯電路。4個輸出與陣列或陣列四個自然二進制碼輸入××××××××七個乘積項例5：PLA和D觸發(fā)器組成的同步時序電路如圖所示，要求：（1）寫出電路的驅動方程、輸出方程。（2）分析電路功能，畫出電路的狀態(tài)轉換圖。D

Q0

Q0D

Q1

Q1D

Q2

Q2QCCCP解：（1）根據(jù)PLA與或陣列的輸入/輸出關系，可直接得到各觸發(fā)器的激勵方程及輸出方程：D0=Q0+Q1Q0

D1=Q1Q0+Q1Q0D2=Q0

Q2+Q2Q0QCC=Q0

Q1Q2+

Q0

Q1

Q2D0=Q0+Q1Q0D0（2）先設定電路的狀態(tài)，根據(jù)觸發(fā)器的激勵方程和輸出方程，可列出下表所示的電路狀態(tài)轉換表。

Q2

Q1

Q0D2

D1

D0Q2n+1Q1n+1Q0n+1QCC00000101001110010111011110101110101000111100111010101110101000111100111010000010根據(jù)狀態(tài)轉換表，畫出下圖所示的電路狀態(tài)轉換圖。000101111110001011010100

該電路是能夠自啟動的同步六進制計數(shù)器。

從以上設計可知，用PLA設計電路具有節(jié)省存儲單元等等優(yōu)點。

但是由于PLA制作工藝復雜，并且不具備優(yōu)秀的軟件開發(fā)工具的支持，使得PLA的性能價格比不理想，使其發(fā)展受到限制。

以后科技工作者發(fā)明了性能價格比更加良好的器件可編程陣列邏輯（PAL）。第四節(jié)可編程陣列邏輯PAL和

通用陣列邏輯GAL一、可編程陣列邏輯PALPAL采用雙極型熔絲工藝，工作速度較高。（一）PAL的基本結構PAL器件的輸入、輸出結構以及輸入、輸出的數(shù)目是由集成電路制造商根據(jù)實際設計情況大致估計確定。PAL器件的型號很多，它的典型輸出結構通常有四種，其余的結構是在這四種結構基礎上變形而來。PAL的結構是與陣列可編程和或陣列固定，這種結構為大多數(shù)邏輯函數(shù)提供了較高級的性能，為PLD進一步的發(fā)展奠定了基礎。1.專用輸出基本門陣列結構

四個乘積項通過或非門低電平輸出。

如輸出采用或門，為高電平有效PAL器件。若采用互補輸出的或門，為互補輸出器件。輸入信號四個乘積項II一個輸入2.可編程I/O輸出結構兩個輸入，一個來自外部I，另一來自反饋I/O。

當最上面的乘積項為高電平時，三態(tài)門開通，I/O可作為輸出或反饋；乘積項為低電平時，三態(tài)門關斷，作為輸入。8個乘積項3.寄存器型輸出結構：也稱作時序結構，如下圖所示。8個乘積項

或門輸出通過D觸發(fā)器，在CP的上升沿時到達輸出。

觸發(fā)器的Q端通過三態(tài)緩沖器送到輸出引腳。

觸發(fā)器的反相端反饋回與陣列，作為輸入?yún)⑴c更復雜的時序邏輯運算。CP和使能是PAL的公共端4.帶異或門的寄存器型輸出結構增加了一個異或門

把乘積項分割成兩個和項。

兩個和項異或之后，在時鐘上升沿到來時存入觸發(fā)器內。

有些PAL器件是由數(shù)個同一結構類型組成，有的則是由不同類型結構混合組成。

如由8個寄存器型輸出結構組成的PAL器件命名為PAL16R8，由8個可編程I/O結構組成的PAL器件則命名為PAL16L8。（二）PAL16L8的使用

應用PAL16L8設計組合邏輯電路，主要步驟是將輸出和激勵寫成最簡與或表達式，然后確定PAL16L8的引腳和編程。

目前能夠支持PAL的編程軟件已相當成熟，芯片應用也很普及，但是由于其集成密度不高、編程不夠靈活，且只能一次編程，很難勝任功能較復雜的電路與系統(tǒng)。二、通用陣列邏輯GAL器件

采用E2CMOS工藝和靈活的輸出結構，有電擦寫反復編程的特性。

與PAL相比，GAL的輸出結構配置了可以任意組態(tài)的輸出邏輯宏單元OLMC（OutputLogicMacroCell）。GAL和PAL在結構上的區(qū)別見下圖：PAL結構GAL結構

適當?shù)貫镺LMC進行編程，GAL就可以在功能上代替前面討論過的PAL各種類型及其派生類型。（一）GAL器件結構和特點GAL器件型號定義和PAL一樣根據(jù)輸入輸出的數(shù)量來確定，GAL16V8中的16表示陣列的輸入端數(shù)量，8表示輸出端數(shù)量，V則表示輸出形式可以改變的普通型。1.GAL16V8的基本結構8個輸入緩沖器8個反饋緩沖器一個共用時鐘CLK8個輸出緩沖器8個OLMC2.GAL輸出邏輯宏單元OLMC的組成

輸出邏輯宏單元OLMC由或門、異或門、D觸發(fā)器、多路選擇器MUX、時鐘控制、使能控制和編程元件等組成，如下圖：組合輸出時序輸出3.輸出邏輯宏單元OLMC組態(tài)

輸出邏輯宏單元由對AC1(n)

和AC0進行編程決定PTMUX、TSMUX、OMUX和FMUX的輸出，共有5種基本組態(tài)：

專用輸入組態(tài)、專用輸出組態(tài)、復合輸入/輸出組態(tài)、寄存器組態(tài)和寄存器組合I/O組態(tài)。8個宏單元可以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。(1)專用輸入組態(tài)：I/O可以作為輸入端，提供給相鄰的邏輯宏單元。

本級輸入信號卻來自另一相鄰宏單元。

此時AC1(n)＝1，AC0＝0，使TSMUX輸出為0，三態(tài)輸出緩沖器的輸出呈現(xiàn)高電阻，本單元輸出功能被禁止。01(2)專用輸出組態(tài)：

本單元的反饋信號和相鄰單元的信號都被阻斷。

異或門的輸出不經過D觸發(fā)器，直接由處于使能狀態(tài)的三態(tài)門輸出。

通過編程，使第一條乘積項經過乘積項數(shù)據(jù)選擇器作為或門的輸入。

AC1(n)＝0，AC0＝0，四路反饋數(shù)據(jù)選擇器FMUX輸出接在低電平。（4）寄存器組態(tài)：當AC1(n)＝0，AC0＝1時，如下圖所示。（3）同學自學。或門的輸入有8個乘積項。

此時OMUX選中觸發(fā)器的同相輸出Q端作為輸出信號。

反饋輸入信號來自D觸發(fā)器的反相端。

OE、CLK作為輸出緩沖器的使能信號和時鐘，為公共端。4.GAL是繼PAL之后具有較高性能的PLD，和PAL相比，具有以下特點：有較高的通用性和靈活性：它的每個邏輯宏單元可以根據(jù)需要任意組態(tài)，既可實現(xiàn)組合電路，又可實現(xiàn)時序電路。(2)

100％可編程：GAL采用浮柵編程技術，使與陣列以及邏輯宏單元可以反復編程，當編程或邏輯設計有錯時，可以擦除重新編程、反復修改，直到得到正確的結果，因而每個芯片可100％編程。(3)

100%可測試：GAL的宏單元接成時序狀態(tài)，可以通過測試軟件對它們的狀態(tài)進行預置，從而可以隨意將電路置于某一狀態(tài)，以縮短測試過程，保證電路在編程以后，對編程結果100％可測。(4)

高性能的E2COMS工藝：GAL具有高速度、低功耗的特點，并且編程數(shù)據(jù)可保存20年以上。

正是由于這些良好的特性，使GAL器件成為數(shù)字系統(tǒng)設計的初期理想器件。（二）GAL器件的編程方法和應用

對GAL編程是設計電路的最后一個環(huán)節(jié)。除了對與陣列編程之外，還要對邏輯宏單元進行編程，以達到預定的輸出邏輯關系。目前GAL的編程方法有兩種：

一種是早期的GAL器件編程需要使用專門的編程器，將需要編程的GAL器件插入編程器進行編程，然后將編程后的GAL器件連接在電路中的系統(tǒng)。

另一種是新一代的GAL器件，可以脫離開編程器，直接在設計者的電路系統(tǒng)上編程。

這樣應當具備GAL編程的開發(fā)系統(tǒng)：軟件開發(fā)平臺和硬件編程設備，而軟件平臺是不可缺少的。

另一類是編譯軟件，如Synario軟件平臺，這類軟件的特點是待實現(xiàn)的邏輯電路由設計者根據(jù)軟件平臺規(guī)定的圖形輸入文件或可編程邏輯設計語言編寫的語言輸入文件進行描述，然后軟件平臺對設計者的電路描述進行轉換，分析，簡化，模擬仿真、自動進行錯誤定位等。GAL的開發(fā)軟件有許多種，大體上分為兩類：

一類是匯編型軟件，如FM，這類軟件沒有簡化功能，要求輸入文件采用最簡與或式的邏輯描述方式；GAL器件仍然存在著以下問題：

時鐘必須共用；

或的乘積項最多只有8個；GAL器件規(guī)模小，達不到單片內集成一個數(shù)字系統(tǒng)的要求；

盡管GAL器件有加密的功能，但隨著解密技術的發(fā)展，對于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。第五節(jié)高密度可編程邏輯器件HDPLD原理及應用

HDPLD（HighDensityProgrammableLogicDevice）在單片芯片內可以集成成千上萬個等效門，因此在單片高密度可編程邏輯器件內集成數(shù)字電路系統(tǒng)成為可能。HDPLD器件在結構上仍延續(xù)GAL的結構原理，因而還是電擦寫、電編程的EPLD器件。一、在系統(tǒng)編程芯片EPM7128S的基本結構

在系統(tǒng)編程芯片EPM7128S是Altera公司生產的高密度、高性能CMOS可編程邏輯器件之一，下圖是PLCC封裝84端子的引腳圖。

它有4個直接輸入（INPUT）TMS、TDI、TDO和TCK是在系統(tǒng)編程引腳。64個I/O引腳一、在系統(tǒng)編程芯片EPM7128S的基本結構下圖是EPM7128S器件結構圖：由8個相似的邏輯陣列塊（LogicArrayBlock，LAB）、一個可編程內連矩陣（PIA）和多個輸入/輸出控制塊(I/OBlock)組成。8個相似的邏輯陣列塊可編程內連矩陣PIA輸入/輸出控制塊二、EPM7128S的特點（一）高集成密度;（二）速度高、低功耗、抗噪聲容限較大;（三）在系統(tǒng)編程能力;（四）可測試性能力;（五）線或功能;（六）異步時鐘、異步清除功能;（七）單片多系統(tǒng)能力；（八）很強的加密能力。第六節(jié)現(xiàn)場可編程門陣列FPGA

前面討論的可編程邏輯器件基本組成部分是與陣列、或陣列和輸出電路。再加上觸發(fā)器則可實現(xiàn)時序電路。

本節(jié)介紹的FPGA（FieldProgrammableGateArray）不像PLD那樣受結構的限制，它可以靠門與門的連接來實現(xiàn)任何復雜的邏輯電路，更適合實現(xiàn)多級邏輯功能。

各種新型的現(xiàn)場可編程門陣列FPGA功能更加豐富，具有很高的密度和速度等等。一、現(xiàn)場可編程門陣列FPGA結構FPGA的編程單元是基于靜態(tài)存儲器（SRAM）結構，從理論上講，具有無限次重復編程的能力。

下面介紹XILINX公司的XC4000E系列芯片，見下圖：可配置邏輯模塊CLB輸入/輸出模塊I/OB可編程連線PI編程開關矩陣PSM二、現(xiàn)場可編程門陣列FPGA的特點

（一）SRAM結構：可以無限次編程，但它屬于易失性元件，掉電后芯片內信息丟失。通電之后，要為FPGA重新配置邏輯，F(xiàn)PGA配置方式有七種。請同學參考有關文獻。

（二）內部連線結構：HDPLD的信號匯總于編程內連矩陣，然后分配到各個宏單元。它的信號通路固定，系統(tǒng)速度可以預測。而FPGA的內連線是分布在CLB周圍，而且編程的種類和編程點很多，布線相當靈活，其在系統(tǒng)速度方面低于HDPLD的速度。

（三）芯片邏輯利用率：由于FPGA的CLB規(guī)模小，可分為兩個獨立的電路，又有豐富的連線，所以系統(tǒng)綜合時可進行充分的優(yōu)化，以達到邏輯最高的利用。

（四）芯片功耗：高密度可編程邏輯器件HDPLD的功耗一般在0.5～2.5W之間，而FPGA芯片功耗0.25～5mW之間，靜態(tài)時幾乎沒有功耗，所以稱FPGA為零功耗器件。第七節(jié)隨機存取存儲器（RAM）

在計算機及數(shù)據(jù)處理系統(tǒng)中需要存放大量數(shù)據(jù)、中間結果、表格等設備，可以用隨機