當(dāng)前文文件修改密碼：8362839SoC技術(shù)及其開(kāi)展張海旻詹明魁張夏寧軟件03〔2〕班軟件03〔2〕班軟件03〔1〕班摘要：本文介紹SoC技術(shù)的根本原理與開(kāi)展過(guò)程，對(duì)IP芯核的設(shè)計(jì)理念與相關(guān)技術(shù)進(jìn)行了深入探討，最后針對(duì)當(dāng)前存在的問(wèn)題進(jìn)行了討論與展望。SoC技術(shù)是當(dāng)前研究的一個(gè)熱點(diǎn)，本文對(duì)此作了詳盡的分析。關(guān)鍵詞：SoC技術(shù)；IP芯核；系統(tǒng)設(shè)計(jì)；體系結(jié)構(gòu)引言縱觀半導(dǎo)體產(chǎn)業(yè)的開(kāi)展，根本每隔20年就有一次大的變革。在從60年代開(kāi)始的第一次變革中，IC公司從系統(tǒng)公司中別離出來(lái)；而從80年代開(kāi)始的第二次變革誕生了ASIC〔專(zhuān)用集成電路〕，使門(mén)陣列和標(biāo)準(zhǔn)單元設(shè)計(jì)技術(shù)成熟，從而出現(xiàn)了以設(shè)計(jì)為主的FablessIC公司和以加T-為主的Foundry公司：2000年前后，得益于半導(dǎo)體工藝技術(shù)的不斷開(kāi)展，可集成的晶體管數(shù)目可到達(dá)一千萬(wàn)個(gè)，摘用一般的ASIC設(shè)計(jì)方法實(shí)現(xiàn)起來(lái)比較困難，于是基于IP復(fù)用的設(shè)計(jì)方法被提出，IP提供商、芯片協(xié)議公司等新興的公司應(yīng)運(yùn)而生。表1回憶了集成電路技術(shù)開(kāi)展的歷史。年份1948-1950196119661971198019902000規(guī)模晶體管別離組件SSIMSILSIVLSIGSI理論集成度

10-10210-103103-105105-10816*109每芯片晶體管集成度1110103103-2*1032*103-5*105>108代表產(chǎn)品

二極管三極管門(mén)電路觸發(fā)器計(jì)數(shù)器加法器8位微處理器16位、32位微處理器SoC高檔微處理器表SEQ表\*ARABIC1集成電路技術(shù)開(kāi)展簡(jiǎn)況當(dāng)今，在微電子及其應(yīng)用領(lǐng)域正在發(fā)生一場(chǎng)前所未有的革命性變革，這場(chǎng)變革是由片上系統(tǒng)SoC〔SystemonaChip〕技術(shù)研究應(yīng)用和開(kāi)展引起的。片上系統(tǒng)〔SoC〕技術(shù)是以超深亞微米VDSM〔VeryDeepSubMicron〕工藝和知識(shí)產(chǎn)權(quán)IP〔IntellectualProperty〕核復(fù)用〔Reuse〕技術(shù)為支撐。SoC技術(shù)是當(dāng)今超大規(guī)模集成電路的開(kāi)展趨勢(shì)，也是21世紀(jì)集成電路技術(shù)的主流，為集成電路產(chǎn)業(yè)提供了前所未有的廣闊市場(chǎng)和難得的開(kāi)展機(jī)遇。SoC技術(shù)應(yīng)用研究和開(kāi)展將對(duì)經(jīng)濟(jì)建設(shè)、社會(huì)開(kāi)展、國(guó)家平安和經(jīng)濟(jì)社會(huì)信息化有著重大意義，同時(shí)也為微電子應(yīng)用產(chǎn)品研究開(kāi)發(fā)、生產(chǎn)提供了新型的優(yōu)秀的技術(shù)方法和工具。SoC設(shè)計(jì)觀念與傳統(tǒng)設(shè)計(jì)觀念完全不同。在SoC設(shè)計(jì)中，設(shè)計(jì)者面對(duì)的不再是電路芯片；而是能實(shí)現(xiàn)設(shè)計(jì)功能的IP模塊庫(kù)。SoC設(shè)計(jì)不能一切從頭開(kāi)始，要將設(shè)計(jì)建立在較高的根底之上，利用己有的IP芯核進(jìn)行設(shè)計(jì)重用。建立在IP芯核根底上的系統(tǒng)級(jí)芯片設(shè)計(jì)技術(shù)，使設(shè)計(jì)方法從傳統(tǒng)的電路級(jí)設(shè)計(jì)轉(zhuǎn)向系統(tǒng)級(jí)設(shè)計(jì)。毫無(wú)疑問(wèn)，今天的高技術(shù)公司假設(shè)不能很快地成功過(guò)渡到SoC設(shè)計(jì)就有被歷史淘汰的危險(xiǎn)，因此，研究、開(kāi)發(fā)、應(yīng)用SoC技術(shù)對(duì)于企業(yè)開(kāi)展具有至關(guān)重要的意義。根本概念及SoC設(shè)計(jì)流程系統(tǒng)級(jí)集成電路〔SoC〕的概念一般是指，能在單一硅片上實(shí)現(xiàn)信號(hào)摘集、轉(zhuǎn)換、存儲(chǔ)、處理、UO等功能，將數(shù)字電路、模擬電路、信號(hào)摘集和轉(zhuǎn)換電路、內(nèi)存、MPU，MCU，DSP等集成在一塊芯片上實(shí)現(xiàn)一個(gè)系統(tǒng)功能;核心Core〔比方嵌人式CPU〕和假設(shè)干IP模塊組成。所謂IP〔IntellectualProperties〕模塊，是指具有知識(shí)產(chǎn)權(quán)的模塊，包括軟IP、固化IP和硬IP3種類(lèi)型。隨著IC的開(kāi)展和SoC復(fù)雜程度的提高，IP己成為SoC設(shè)計(jì)的技術(shù)根底，因此給IP的開(kāi)發(fā)帶來(lái)巨大的商機(jī)，使IP成為了一種商品，IP技術(shù)越來(lái)越成為IC業(yè)界廣泛關(guān)注的焦點(diǎn)。SoC系統(tǒng)設(shè)計(jì)方法對(duì)傳統(tǒng)的設(shè)計(jì)方法及EDA工具提出了新的挑戰(zhàn)。一方面，由于電路設(shè)計(jì)復(fù)雜程度的增加和市場(chǎng)周期縮短的壓力，要求SoC系統(tǒng)設(shè)計(jì)摘用基于IP、重用和模塊的設(shè)計(jì)方法；另一方面，深亞微米技術(shù)帶來(lái)新的可靠性問(wèn)題和物理特性，使得底層的細(xì)節(jié)必須引起前所未有的重視。SoC系統(tǒng)設(shè)計(jì)涉及高層和底層兩個(gè)方面，通過(guò)適當(dāng)?shù)靥幚韮烧叩年P(guān)系，保證高層設(shè)計(jì)能順利地連接到底層。下面簡(jiǎn)單介紹一下SoC根本設(shè)計(jì)流程。通常，SoC設(shè)計(jì)包括系統(tǒng)級(jí)設(shè)計(jì)、電路級(jí)設(shè)計(jì)、物理實(shí)現(xiàn)、物理驗(yàn)證及最終驗(yàn)證。SoC設(shè)計(jì)中的關(guān)鍵環(huán)節(jié)是IPCore復(fù)用技術(shù)，完成一個(gè)片上系統(tǒng)設(shè)計(jì)必須要在很大程度上依賴(lài)對(duì)公司內(nèi)部或其它公司的已成熟芯核即IPCore設(shè)計(jì)的復(fù)用，片上系統(tǒng)由IPCore的組合將完成50%-90%系統(tǒng)功能，圖1是SoC的根本設(shè)計(jì)流程。圖SEQ圖\*ARABIC1SoC的設(shè)計(jì)流程從圖1可以看出IP核設(shè)計(jì)復(fù)用技術(shù)對(duì)SoC設(shè)計(jì)的重要性。但是由于缺乏IP設(shè)計(jì)標(biāo)準(zhǔn)和標(biāo)準(zhǔn)，設(shè)計(jì)風(fēng)格的差異導(dǎo)致IP核交流復(fù)用的困難和風(fēng)險(xiǎn)，阻礙了SoC的快速開(kāi)展。而且，在SoC的設(shè)計(jì)工程中通常包括CPU，DSP等需要軟件控制的局部，用通常的硬件描述語(yǔ)言HDL構(gòu)建、協(xié)調(diào)及驗(yàn)證這些模塊時(shí)將遇到巨大的困難和消耗大量的時(shí)間。SoC設(shè)計(jì)概念的出現(xiàn)給電子系統(tǒng)的設(shè)計(jì)帶來(lái)諸多優(yōu)點(diǎn):芯片級(jí)的系統(tǒng)集成帶來(lái)其體積和功耗小，可靠性、穩(wěn)定性和抗干擾性大為提高，且信號(hào)的傳輸延遲降低，系統(tǒng)可以運(yùn)行在更高的頻率上，因此，大大縮小了系統(tǒng)尺寸，降低了系統(tǒng)造價(jià)，并且更易于編譯、節(jié)能等。SoC所涉及的關(guān)鍵技術(shù)SoC作為系統(tǒng)級(jí)集成電路，能在單一硅芯片上襀信號(hào)摘集、轉(zhuǎn)換、存儲(chǔ)、處理和I/O等功能，將數(shù)字電路、模擬電路、信號(hào)摘集和轉(zhuǎn)換電路和、內(nèi)存、MPU、MCU、DSP等集成在一塊芯片上實(shí)現(xiàn)一個(gè)系統(tǒng)功能。這是一個(gè)非常復(fù)雜的技術(shù)，它的實(shí)現(xiàn)主要涉及如下9個(gè)方面：深亞微米技術(shù)工藝加工線(xiàn)寬的不斷減少，給電路的設(shè)計(jì)仿真帶來(lái)了新的挑戰(zhàn)。原可忽略的器件模型的二級(jí)三級(jí)也必須加以考慮。線(xiàn)與線(xiàn)、器件與器件間的相互影響將變得不可忽略。低電壓、低功耗技術(shù)線(xiàn)寬的變小，使電源電壓也變小，給電路設(shè)計(jì)與閾值電壓提出了新的要求。同時(shí)隨著集成度的提高，電路功耗也會(huì)相應(yīng)提高，所以必須摘取相應(yīng)措施，以降低功耗。低噪聲設(shè)計(jì)及隔離技術(shù)隨著電路工作頻率和集成度的提高，噪聲影響將變得越來(lái)越嚴(yán)重，降噪和隔離技術(shù)變得十分重要。對(duì)要求較高的電路，用PN結(jié)隔離和挖槽還不能到達(dá)要求。作為過(guò)渡，目前提出了SiP電路〔SysteminPackage〕，即把幾個(gè)電路封裝在一起，多片集成成SoC。特殊電路的工藝兼容技術(shù)SoC工藝技術(shù)主要考慮一些特殊工藝的相互兼容性，例如DRAM、Flash與Logic工藝的兼容、數(shù)字與模擬的相互兼容。IP核的集成必須考慮工藝、電參數(shù)等條件的相互兼容。設(shè)計(jì)方法的研究SoC的出現(xiàn)對(duì)設(shè)計(jì)方法也提出了更高的要求。這主要包括設(shè)計(jì)軟件和設(shè)計(jì)方法的研究和提高，使設(shè)計(jì)工程師在設(shè)計(jì)階段就能正確地仿真出電路系統(tǒng)的全部功能和真實(shí)性能指針。嵌入式IP核設(shè)計(jì)技術(shù)SoC是許多嵌入式IP核的集成，所以有許多IP核亟待研究開(kāi)發(fā)，例如Controlle、DSP、Interface、Bus及Memory技術(shù)等。IP核不僅指數(shù)字IP核，同時(shí)還包括模擬IP核。模擬IP核通常還含有電容、電感等。同時(shí)IP核還分為軟核〔SoftCore〕、硬核〔HardCore〕、固核〔FirmCore〕。測(cè)試策略和可測(cè)性技術(shù)為了檢測(cè)設(shè)計(jì)中的錯(cuò)誤，可測(cè)性設(shè)計(jì)是必需的。SoC測(cè)試可用結(jié)構(gòu)測(cè)試和可測(cè)性設(shè)計(jì)等方法。DFT技術(shù)包括內(nèi)建自測(cè)試、掃描測(cè)試及特定測(cè)試等。軟硬件協(xié)同設(shè)計(jì)技術(shù)目前的系統(tǒng)假設(shè)不包括軟件那么不成為一個(gè)完整的系統(tǒng)，所以SoC應(yīng)該說(shuō)是一個(gè)軟件和硬件整合的系統(tǒng)。系統(tǒng)仿真時(shí)必須將軟件和硬件結(jié)合在一起進(jìn)行仿真。平安保密技術(shù)該技術(shù)涵蓋算法和軟硬件實(shí)現(xiàn)，在通信和金融〔例如IC卡〕中成為重要。常用加密算法有DES和RSA等。這9個(gè)方面是進(jìn)行SoC開(kāi)發(fā)時(shí)必須要認(rèn)真考慮的問(wèn)題，任何一個(gè)無(wú)視，都會(huì)在產(chǎn)品的性能和本錢(qián)方面帶來(lái)巨大影響。因此，研究開(kāi)發(fā)SoC首先應(yīng)從市場(chǎng)需要出發(fā)，選定一個(gè)研究開(kāi)發(fā)的目標(biāo)。SoC中的核心—IP芯核過(guò)去完成完整系統(tǒng)功能的是一塊或多塊多層PCB或多層MCM，隨著半導(dǎo)體工藝的開(kāi)展，一個(gè)完整的系統(tǒng)可以在一塊芯片上實(shí)現(xiàn)。目前設(shè)計(jì)師把預(yù)先設(shè)計(jì)好的功能塊代替需要單獨(dú)設(shè)計(jì)的部件，把它們連接在一起放在一個(gè)芯片上，這些功能塊芯核包括微處理器、DSP、接口I/O、內(nèi)存等。以上功能塊芯核均稱(chēng)IP芯核。IP是受專(zhuān)利、產(chǎn)權(quán)保護(hù)的所有產(chǎn)品、技術(shù)和軟件。對(duì)于SoC，IP芯核是組成系統(tǒng)級(jí)芯片的根本功能塊，它可以由用戶(hù)開(kāi)發(fā)，IC廠家開(kāi)或第三方開(kāi)發(fā)。IP芯核可以是一個(gè)可綜合的HDL或是一個(gè)門(mén)級(jí)的HDL或是芯片的幅員。它通常分為硬核、固核、軟核。硬核是被投片測(cè)試驗(yàn)證過(guò)的具有特定功能針對(duì)具體工藝的物理幅員。固核是將RTL級(jí)的描述結(jié)合具體標(biāo)準(zhǔn)單元庫(kù)進(jìn)行邏輯綜合優(yōu)化形成的門(mén)級(jí)網(wǎng)表，它可以結(jié)合具體應(yīng)用進(jìn)行適當(dāng)修改重新驗(yàn)證，用于新的設(shè)計(jì)。軟核是用硬件描述語(yǔ)言HDL或C語(yǔ)言寫(xiě)成的功能軟件，用于功能仿真，具有較大的靈活性。目前也有人正在研究將專(zhuān)有算法〔PAproprietaryalgorithm〕通過(guò)軟件工具轉(zhuǎn)換成IP芯核的工作。IP芯核應(yīng)具備以下特點(diǎn)：高的可預(yù)測(cè)性可能到達(dá)的最好性能根據(jù)需要可靈活重塑可接受的本錢(qián)目前摘用IP芯核的最主要的動(dòng)力是能縮短SoC的研制周期，快速投放市場(chǎng)。用IP芯核設(shè)計(jì)比從頭到尾設(shè)計(jì)芯片節(jié)省40%以上的時(shí)間。另一個(gè)重要原因是設(shè)計(jì)工具和制造能力的脫節(jié)，現(xiàn)有設(shè)計(jì)工具不能滿(mǎn)足SoC的設(shè)計(jì)需要。第三是本錢(qián)因素，選擇IP芯核意味著降低了該部件的設(shè)計(jì)驗(yàn)證本錢(qián)。目前IP芯核已成為SoC設(shè)計(jì)的根底，SoC研制成功的關(guān)鍵是是否有大量可用的IP芯核和先進(jìn)的工藝加工線(xiàn)，見(jiàn)圖2。今后50%以上的SoC設(shè)計(jì)將基于IP芯核。圖3是ICE給出的世界IP芯核市場(chǎng)預(yù)測(cè)，1999年為5.28億美元，增長(zhǎng)率為33.7%。圖3圖3世界IP芯核1997-2023年市場(chǎng)開(kāi)展趨勢(shì)圖SEQ圖\*ARABIC2影響SoC的主要技術(shù)SoC技術(shù)的展望傳統(tǒng)的SoC系統(tǒng)源于ASIC〔ApplicationSpecificIntegratedCircuit〕，其典型結(jié)構(gòu)如圖4所示。這種SoC系統(tǒng)主要是數(shù)字局部，包括處理器、內(nèi)存、外部接口和相應(yīng)的嵌人式軟件。圖4傳統(tǒng)的SoC結(jié)構(gòu)但隨著單片集成電路設(shè)計(jì)技術(shù)、IP核復(fù)用技術(shù)和工藝制造技術(shù)的進(jìn)步，以及人們對(duì)系統(tǒng)小型化、便攜化要求的提高，現(xiàn)代的SoC芯片所摘用的模塊與傳統(tǒng)的SoC芯片比較，更加多樣化和更為復(fù)雜。讓我們以微處理器和無(wú)線(xiàn)手持兩個(gè)應(yīng)用領(lǐng)域?yàn)槔?，說(shuō)明其結(jié)構(gòu)上的復(fù)雜性。對(duì)于微處理器，有些公司將大量的功能集成在單個(gè)芯片上，如復(fù)雜的微處理器有多個(gè)執(zhí)行單元、大型的L2SRAMcache儲(chǔ)存器、內(nèi)存加上I/0控制器及圖形引擎等。甚至在同一個(gè)芯片上包含兩個(gè)復(fù)雜的微處理器。對(duì)于一些包含在無(wú)線(xiàn)手持里的SoC，其上集成有RF模塊、模擬模塊、閃存模塊、數(shù)字CMOS邏輯模塊以及嵌人式的DRAM模塊等。圖5為單芯片藍(lán)牙的主要系統(tǒng)框圖。圖5單芯片藍(lán)牙SoC系統(tǒng)框架圖比照?qǐng)D4和圖5，可以發(fā)現(xiàn)，現(xiàn)代的SoC的開(kāi)展趨勢(shì)是將越來(lái)越多的功能:數(shù)字的、模擬的、射頻的、音頻的、微處理器及復(fù)雜的模擬與數(shù)字接口等集成在單芯片上?，F(xiàn)代的SoC，通常都存在混合工藝和混合信號(hào)，與無(wú)線(xiàn)手持類(lèi)似，它們都有如下的特征:很大的體積、很高的頻率、混合技術(shù)〔RF,analog,flash,e-DRAMplusdigital〕以及無(wú)源組件等。將如此龐大的功能系統(tǒng)集成在單個(gè)芯片上，首先大大增加了工藝過(guò)程和工藝的復(fù)雜性，降低了成品率，增加了生產(chǎn)本錢(qián);同時(shí)要求芯片的面積要很大，因?yàn)樾酒某叽缗c缺陷有關(guān)，缺陷密度與芯片的面積是成正比的，大芯片〔3400mm2〕,生產(chǎn)本錢(qián)就非常昂貴〔>1000$,2001年的參考價(jià)格〕，從而降低了圓片的生產(chǎn)率〔指每個(gè)圓片上好的芯片數(shù)〕。典型的數(shù)據(jù)是，200mm的圓片上可生產(chǎn)的芯片數(shù)約為36個(gè)，但加工出來(lái)可賣(mài)的好芯片只有3-4個(gè)，顯然其成品率低于10%。而ITRS〔InternationalTechnologyRoadmapforSemiconductors〕方案使用大于200mm甚至更大的圓片，未來(lái)幾年都不可能改變大芯片生產(chǎn)本錢(qián)昂貴的狀態(tài)。另外，不考慮本錢(qián)因素，太大的芯片也會(huì)帶來(lái)其它的問(wèn)題，在文獻(xiàn)中用L3〔LongLossLine〕來(lái)表征。L3問(wèn)題是指與芯片上固有傳輸線(xiàn)電阻相關(guān)的高延時(shí)，小橫截面的長(zhǎng)傳輸線(xiàn)，其總電阻是低損耗的傳輸線(xiàn)的總電阻的1020倍，這種線(xiàn)的傳輸延時(shí)是低損耗線(xiàn)的5-10倍。這意味著，系統(tǒng)的工作頻率在2GHz以上時(shí)，只能在大芯片的局部區(qū)域支持最高的時(shí)鐘頻率。而且許多功能由于所使用的半導(dǎo)體硅片的限制不能夠被優(yōu)化。由于SoC遇到了上述種種嚴(yán)峻的挑戰(zhàn)，一種觀點(diǎn)認(rèn)為，局部的SoC在設(shè)計(jì)思想上是充滿(mǎn)希望的，但在工藝上卻缺乏實(shí)現(xiàn)的途徑；另一種觀點(diǎn)認(rèn)為，SoC對(duì)許多應(yīng)用領(lǐng)域都不是一種低本錢(qián)的解決方案，而一些被稱(chēng)為FCMs〔Few-Chip-Modules〕的小的多芯片模塊MCMs〔Multi-chipmodules〕也許是一個(gè)系統(tǒng)應(yīng)用的功能—本錢(qián)的優(yōu)化解決方案，這種優(yōu)化解決方案也被稱(chēng)為Sip〔steminPackage〕。Sip技術(shù)允許將不同種類(lèi)的器件集成在一個(gè)小的封裝中，包括在基片上的嵌人式器件和三維芯片堆積方式。對(duì)于Sip結(jié)構(gòu)，特殊的功能可以特殊設(shè)計(jì)，既能保持高帶寬、低延時(shí)的特征優(yōu)勢(shì)，又能減小芯片到芯片之間的總線(xiàn)電容，從而到達(dá)大幅度地減小系統(tǒng)功率要求和熱耗散的目的?；赟ip的種種優(yōu)點(diǎn)，可以預(yù)言SoC的應(yīng)用領(lǐng)域都可以用Sip來(lái)替代。當(dāng)SoC和Sip在功能上都能滿(mǎn)足要求時(shí)，最終選擇SoC或Sip設(shè)計(jì)的決策取決于本錢(qián)分析結(jié)果，本錢(qián)分析將功能、圓片尺寸、芯片成品率、工藝復(fù)雜性、制造本錢(qián)等因素全都考慮在內(nèi)。下面以蜂窩式手持為例，分別進(jìn)行SoC與Sip結(jié)構(gòu)設(shè)計(jì)的本錢(qián)分析。圖6為該電路SoC與Sip設(shè)計(jì)結(jié)構(gòu)示意圖。用SoC設(shè)計(jì)其結(jié)果為一片25mmASIC芯片；用Sip設(shè)計(jì)，可用4個(gè)14mm的芯片組成。表2列出了摘用SoC與Sip設(shè)計(jì)本錢(qián)分析表。圖6蜂窩式手持SoC和Sip結(jié)構(gòu)示意圖表SEQ表\*ARABIC2蜂窩式電路摘用SoC與Sip設(shè)計(jì)本錢(qián)分析表從表2可以得出結(jié)論，即蜂窩式手持的Sip結(jié)構(gòu)比SoC結(jié)構(gòu)本錢(qián)低40%。這是針對(duì)芯片都是CMOS工藝的情況，如果是混合工藝，Sip結(jié)構(gòu)與SoC結(jié)構(gòu)相比，其優(yōu)勢(shì)更大。Sip是SoC與傳統(tǒng)的獨(dú)立封裝產(chǎn)品的良好結(jié)合點(diǎn)，適宜的Sip設(shè)計(jì)既能夠提供SoC希望的功能，同時(shí)擁有低功耗、高速度和小體積的優(yōu)點(diǎn)，而且防止了由于制造工藝復(fù)雜、產(chǎn)品測(cè)試難度及產(chǎn)品面市延時(shí)的增加而帶來(lái)的高本錢(qián)問(wèn)題。結(jié)束語(yǔ)SoC成為新一代應(yīng)用電子技術(shù)的核心并將影響現(xiàn)有計(jì)算機(jī)的體系結(jié)構(gòu)已經(jīng)成為不爭(zhēng)的事實(shí)，這不僅是電子技術(shù)本身的革