小梅哥FPGA學習筆記之QuartusII15.0中仿真Altera三速以太網(wǎng)IP核（友情提示：圖片有點多，默認縮小狀態(tài)下可能看不清楚，點擊圖片可查看高清大圖哦）近期的項目需要用到網(wǎng)絡端口通過UDP協(xié)議來進行數(shù)據(jù)的與PC機的交互。FPGA系統(tǒng)中實現(xiàn)網(wǎng)口有多種方式，包括友晶的DE2-35開發(fā)板上使用的NIOSII處理器通過外部MAC芯片DM9000實現(xiàn)的webserver，以及DE2-115開發(fā)板上使用NIOSII處理器與三速以太網(wǎng)（TSE）IP核實現(xiàn)webserver，再就是W5X00系列的硬件TCP/IP網(wǎng)絡芯片，配合FPGA實現(xiàn)網(wǎng)絡數(shù)據(jù)傳輸。當然，我自己也曾經(jīng)在項目中直接使用完全自己編寫的UDP協(xié)議網(wǎng)絡收發(fā)邏輯配合外部網(wǎng)絡PHY芯片，實現(xiàn)數(shù)據(jù)的收發(fā)。早就知道QuartusII中提供了有三速以太網(wǎng)的MAC層IP，今天，在新項目的網(wǎng)絡接口開工前，先通過仿真來了解一下該P核的基本情況，相信該IP核的仿真結(jié)果一定很標準，能夠為我后期手動寫MAC層邏輯提供一個標準的時序參照。這里我使用Altera公司最新的FPGA開發(fā)工具QuartusII15.0（前天剛剛出了update1版本，不過公司網(wǎng)速慢，我還沒來得及更新）來生成該以太網(wǎng)IP核以及設計實例，并使用Modelsim力Itera來仿真，來得到仿真波形。在QuartusII15.0中，新建一個空白工程，工程名字任意，這里我命名為TSE_SIM,器件我選擇在至芯科技學習時發(fā)給我的ZX-1開發(fā)板上使用的FPGA芯片EP4CE10C8,仿真工具選擇modelsim-altera，語言為Verilog。（創(chuàng)建工程這些的我就不上圖了，相信大家都很熟悉）最終，創(chuàng)建工程完成后的Summary如下圖所示：

點擊Finish完成工程的創(chuàng)建。在軟件的右側(cè)IPCatlog中（以前的博客有提到，QuartusII15.0中的IP核調(diào)用不再是在MegaWizardPlug-InManager中，而是IPCatlog）依次展開InterfaceProtocols/Ethernet，然后雙擊Triple-SpeedEthernet，就會彈出下面的對話框：這里，語言選擇Verilog，IP核被我自己命名為TSE，然后點擊OK，則開始啟動參數(shù)配置界面，啟動過程很長，從點擊OK到最終GUI彈出來大約需要20秒左右的時間，大家要耐心點，不要懷疑是否是軟件出了故障。在CoreConfiguration選項卡中，選擇CoreVariation為10/100/1000MbEthernetMAC（自適應以太網(wǎng)介質(zhì)訪問控制子層協(xié)議），interface選擇RGMII接口（參照友晶DE2-115硬件結(jié)構(gòu)），勾選上使用內(nèi)部fifo選項，具體如下圖所示：在MACOptions選項卡中，EthernetMACOptions默認選擇即可，在MOIDModule中，勾選IncludeMDIOModule(MDC/MDIO)。如下圖所示：、Mmvt-IU1 m。*Ovv-i-^AgKFii^H 41￡EMhsi 14G'CMph■41LEMWMiE^M., I過ikaM看網(wǎng)眄.山lium?MTMGmKRmi*■AFTUItfltt^fej■■AdriHIflakTHLw 二ErtW立Hi-UMni-kHMWWriMfiMi^rilVIflfiWSUHHi■ WUHj卜尸尸."皿2 _[■ldhiULAMiimffamv^rdHHMH<EIw?vRa^tMini*r*,!lp?^_raTTi_w-r-iBrHmk n-FT-ri?■.msiM,,■■1Jh?M106WM1MMM?,MJLMB4fmpfifr擋1■a在FIFOOptions選項卡中，選擇Width為8bits,Depth默認2048即可，如下圖所示:

另外兩個選項卡TimestampOptions和PCS/TransceriverOptions不需要修改（全灰色，器件不支持，咱也改不了）。接下來點擊右下角的Finish按鈕，會彈出如下圖所示的界面，這里提示是否生成設計示例，將其勾選上，然后點擊Generate，則軟件開始生成IP核核參考設計，整個過程大約需要1到2分鐘。生成完成后點擊Exit退出，回到QuartusII工程中。我們發(fā)現(xiàn)自動將生成的兩個文件TSE.qip和TSE.sip文件添加進來了，這里我們選中TSE.qip文件，右鍵單擊，選擇將其設置為頂層文件

Edi SPrcijectAsagnmen-fa- %xjh9ngTodsCjQws?，nM-BH-agmmp/r輯國 TSE.Edi SPrcijectAsagnmen-fa- %xjh9ngTodsCjQws?，nM-BH-agmmp/r輯國 TSE.■」OjJ0居口魅力0I；屋史喊云*1出甘料的WdJMISrtw^ap^je^,dfrietYCsd+^Mt+￥Proper-bs...ProjectNavigator Vi9X& Xr?=,i-■國"TEE’qip國ISE.sip科Hierarchy=\FilesyDesign卜接下來，就可以對整個工程進行分析和綜合了，這里提供一組快捷鍵：“Ctrl+K”來實現(xiàn)分析和綜合，當然，如果需要進行全編譯，則可使用組合鍵“Ctrl+L”。（接上篇）編譯完成后，一般不會出現(xiàn)錯誤，這時候，就可以通過設置NativeLink來將QuartusII工程文件與Modelsim-Altera軟件關(guān)聯(lián)起來了。設置NaitveLink的詳細步驟如下圖所示：點擊Assignments—>Settings

在彈出的對話框中（如下圖所示）選擇EDAToolSettings（紅框1處），選擇Simulation（紅框2處），核對紅框3處和4處是否與圖上設置的一致，然后勾選紅框5處的Compiletestbench,點擊紅框6處的TestBenches以進入新的testbench設置窗口。在新的testbench設置窗口中，點擊New以創(chuàng)建一個新的Testbench設置腳本，如下圖所示：

在彈出的文件選項卡中，將目錄定位到工程目錄下的"<IP在彈出的文件選項卡中，將目錄定位到工程目錄下的"<IPg>_testbench/testbench_verilog/<IP名>”目錄下，選擇<IP名—tb.V文件并Open（如下圖所示），返回到NewTestBenchSettings選項卡中。單擊NewTestBenchSettings選項卡中的Filename一欄最右側(cè)的三個小點（紅框1處所示）:進入文件選擇選項卡中，將目錄定位到工程目錄下的"<IPg>_testbench/testbench_verilog/models”文件夾中，選擇除以timing開頭的文件（時序仿真時才需要用到）以外的其他所有文件，點擊Open。如下圖所示：-'SelvCLFi'pF*[jamK ti*/HerjmdeJ,<'lHpr,ethaer>8,<*jftoeiW2.Z rt-.u-F*[jamK ti*/HerjmdeJ,<'lHpr,ethaer>8,<*jftoeiW2.Z rt-.u-這些文件都是為了配合仿真TSEIP核而存在的，屬于仿真模型，這些文件組合在一起相當于虛擬了一個物理的網(wǎng)絡收發(fā)器PHY。這樣，就能夠模擬真實的板級環(huán)境進行仿真測試了。在NewTestBenchSettings選項卡中，Testbench一欄中輸入＜尸名＞_坨，TopLevelmoduleintestbench一欄中輸入tb。至于這里為什么要手動輸入tb，而不是由軟件自動填充的＜IP名〉tb。

為什么是這樣，這里小梅哥最開始也郁悶了很久，我最開始也是直接使用＜IP名＞_坨來填入topLevelmoduleintestbench中，結(jié)果modelsim-Itera中仿真總是報錯，提示找不到＜IP名＞_坨2文件，我就郁悶了，明明是已經(jīng)加入進來了，為什么進行仿真時總說找不到呢？直到后來我打開＜IP名＞_坨2這個文件一看，才找到了原因，如下圖所示：：f|Md+-*：f|Md+-*雖然文件名字是＜IP名＞_坨2,但是文件中testbench的頂層實體名字任然是tb,因此，我們直接設置＜IP名1tb.V作為topLevelmoduleintestbench的名字當然不對了，所以我們需要根據(jù)實際情況，輸入topLevelmoduleintestbench的名字為tb。設置完畢，連續(xù)點擊兩次OK，回到Settings-〈工程名〉選項卡中，勾選UseScripttosetupsimulation，并定位到文件＜IP名＞_testbench/testbench_verilog/＜IP名〉/＜IP名—wave.do。這個文件是一個腳本文件，主要功能是有條理的添加信號到仿真波形窗口中，以使我們看起來更加直觀，如下圖所示。

niJl'fepprE*T55_SJM然后apply,OK即可。此時在QuartusII軟件中點擊niJl'fepprE*T55_SJM然后apply,OK即可。此時在QuartusII軟件中點擊RTLSimulation按鈕即可啟動仿真，如下圖所示：整個過程較為漫長，modelsim-altera需要首先對設計文件進行編譯，然后才能運行仿真，大約需要3分鐘左右的時間吧。仿真開始后，會自動在波形窗口中添加好信號并停在仿真時間0處，如下圖所示：已■匕-sWtEH4k*jLjbCPumQrDwgL,1J:HhIbo*JS下/rgia*CMMDg-ScjTihL(K?W*GvdqtlTriwoUircJdbfiralr^^rl^itorMCDM4M：T-mmiuvd|MT?iMano.CHTHrbf吊MHbPtbyW|mrTrngyutjraMulynnewSummary因為仿真腳本中沒有run這個命令，所以添加完波形后modelsim就進入等待狀態(tài)，因此我們必須手動輸入run-all命令，或者在GUI上點擊run-all按鈕來運行仿真，如下圖所示:仿真大約運行10秒左右就會停下來，此時就可以觀察波形了，在Transcript窗口中也會打印仿真過程中的一些數(shù)據(jù)信息。下圖為仿真結(jié)果欣賞：接收模塊和接收FIFO模塊信號仿真波形：發(fā)送模塊和發(fā)送fifo模塊仿真波形:打印的信息:-Re-StartRxFIFORead-Slter-a.DesignVeraicn:15.0-WtLtuSu;自tuh;口xa自目自留自己自-E^eadScratch:Cixaaamaaaa-MACrcnrigutation-WriteMACAddres3-WriteMaxim皿Fr-aneLength-WriteFauseg己zita-SettingFIFOTh.Kshells+■■■■■■■■■■■■■■■■■■■■■■■■■■■■■■■■■■■■■■■■■■■■Ce:*S^&tlnvL-ctgunturmhhoweoLw^trs$1ZB當e匚w口酹aodi15*lyt.es2Se-tNHQ12!and