第三章中規(guī)模組合邏輯電路與應(yīng)用第一頁，共69頁。分類：3.1編碼器編碼：用代碼表示特定對象或信號的過程。輸出功能二進(jìn)制編碼器—輸入2n個信號，輸出n位代碼二～十進(jìn)制編碼器—10個信號輸入，BCD碼輸出普通編碼器—輸入間有約束優(yōu)先編碼器—按優(yōu)先級別高低編碼代表0～9十個數(shù)字實現(xiàn)編碼操作的電路稱為編碼器。編碼器：第二頁，共69頁。一、普通編碼器I08線—3線編碼器I1I2I3I4I5I6Y2I7Y1Y0八個互斥的輸入信號三個輸出信號第三頁，共69頁。

1000000001000000001000000001000000001000000001000000001000000001Y2Y1Y0

I0I1I2I3I4I5I6I7輸出

輸入8線—3線編碼器功能表Y2=I4+I5+I6+I7Y1=I2+I3+I6+I7Y0=I1+I3+I5+I7000001010011100101110111第四頁，共69頁。Y2=I4+I5+I6+I7Y1=I2+I3+I6+I7Y0=I1+I3+I5+I7≥1≥1≥1I7I6I5I4I3I2I1I0第五頁，共69頁。

輸入輸出I0I1I2I3I4I5I6I7Y2Y1Y010000000×1000000××100000×××10000××××1000×××××100××××××10×××××××10000010100111001011101118線—3線優(yōu)先編碼器功能表二、優(yōu)先編碼器第六頁，共69頁。三、功能擴(kuò)展

輸入輸出I0I1I2I3I4I5I6I7SY2Y1Y0YEXYS××××××××1111111110011111110×01111110××0111110×××011110××××01110×××××0110××××××010×××××××00

111

11

111

1

0

111

01

11001101011000101101010010010100001第七頁，共69頁。四、中規(guī)模集成編碼器1、8線—3線優(yōu)先編碼器（74LS148）8線—3線優(yōu)先編碼器74LS14811001111010001001100010001010001011100110111111111011110為選通端：=1編碼器禁止工作；=0編碼器正常工作為無編碼信號輸入端：

=1，有編碼信號輸入；

=0，電路工作但無編碼信號輸入為編碼輸出信號有效端：

=0，電路工作且有編碼輸入；

=1，編碼輸出信號無效第八頁，共69頁。16線-4線優(yōu)先編碼器74LS148優(yōu)先編碼器的擴(kuò)展應(yīng)用第九頁，共69頁。2、二—十進(jìn)制優(yōu)先編碼器（74LS147）二—十進(jìn)制優(yōu)先編碼器74LS147仿真?第十頁，共69頁。集成10線-4線優(yōu)先編碼器第十一頁，共69頁。本節(jié)小結(jié)

用二進(jìn)制代碼表示特定對象的過程稱為編碼；實現(xiàn)編碼操作的電路稱為編碼器。編碼器分二進(jìn)制編碼器和十進(jìn)制編碼器，各種編碼器的工作原理類似，設(shè)計方法也相同。集成二進(jìn)制編碼器和集成十進(jìn)制編碼器均采用優(yōu)先編碼方案。第十二頁，共69頁。3.2譯碼器將二進(jìn)制代碼譯成對應(yīng)的輸出的高、低電平信號的電路；是編碼的反操作一、二進(jìn)制譯碼器A03線—8線譯碼器A1A2Y3Y4Y5Y6Y2Y7Y1Y0二進(jìn)制譯碼器二—十進(jìn)制譯碼器顯示譯碼器1、原理圖第十三頁，共69頁。輸入輸出A2A1A0Y0Y1Y2Y3Y4Y5Y6Y70000010100111001011101111000000001000000001000000001000000001000000001000000001000000001

3線—8線譯碼器真值表第十四頁，共69頁。邏輯表達(dá)式邏輯圖電路特點：與門組成的陣列第十五頁，共69頁。真值表輸入：自然二進(jìn)制碼輸出：低電平有效2、中規(guī)模集成3線—8線譯碼器（74LS138）第十六頁，共69頁。邏輯表達(dá)式電路圖第十七頁，共69頁。A03線—8線譯碼器A1A2S1

110111

11111111

110101

11111111

110100

10111111

010100

11111011

011000

11111111第十八頁，共69頁。3、譯碼器設(shè)計組合邏輯函數(shù)推論1：3線—8線譯碼器輔以適當(dāng)門電路可實現(xiàn)任何三變量的多輸出邏輯函數(shù)推論2：n線—2n線譯碼器輔以適當(dāng)門電路可實現(xiàn)任何n變量的多輸出邏輯函數(shù)第十九頁，共69頁。試?yán)?線—8線譯碼器74LS138設(shè)計多輸出的組合邏輯函數(shù)例1：解:第二十頁，共69頁。A03線—8線譯碼器A1A2S1ABC1&&Z1Z2第二十一頁，共69頁。例2:設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路.每一組信號燈由紅、黃、綠三盞燈組成。正常工作情況下，任何時刻必有一盞燈亮，而且只允許有一盞燈亮。當(dāng)出現(xiàn)其他五種點亮狀態(tài)時，電路發(fā)生故障，這時要求發(fā)出故障信號，以提醒維護(hù)人員前去修理。要求邏輯電路用譯碼器74LS138實現(xiàn)。第二十二頁，共69頁。74LS138的級聯(lián)第二十三頁，共69頁。二—十進(jìn)制譯碼器A0A1A2二、中規(guī)模集成二—十進(jìn)制譯碼器（74LS42）邏輯示意圖A3第二十四頁，共69頁。第二十五頁，共69頁。中規(guī)模集成二—十進(jìn)制譯碼器（74LS42）第二十六頁，共69頁。三、顯示譯碼器1、七段字符顯示器（數(shù)碼管）1）發(fā)光二極管（LED）abcdefgD.PabcdefgBCD七段顯示譯碼器A3A1A2A0abcdefg0000000100100011第二十七頁，共69頁。共陰極驅(qū)動：abcdefgdp0Ra1dabcefg第二十八頁，共69頁。共陽極驅(qū)動：0abcdefgdp+5VRRa+5V1abcefg第二十九頁，共69頁。abcdefg2、BCD—七段顯示譯碼器BCD七段顯示譯碼器A3A1A2A0abcdefg0000000100100011第三十頁，共69頁。輸入輸出A3A2A1A0YaYbYcYdYeYfYg0000000100100011010001010110011110001001

1111110011000011011011111001011001110110110011111111000011111111110011BCD—七段顯示譯碼器真值表abcdefgD.P第三十一頁，共69頁。3、中規(guī)模集成BCD—七段顯示譯碼器(74LS48)A0

BCD—七段顯示譯碼器A1A2YeYdYcYbYfYaYgA3試燈端：為“0”時，顯示器全亮，顯示“8”滅零輸入端：為“0”時且A3A2A1A0=0000，顯示器全滅，不顯示“0”滅燈輸入端：為“0”時顯示器全滅滅零輸出端：滅零輸入端為“0”時且A3A2A1A0=0000，輸出為“0”第三十二頁，共69頁。輔助端功能A0

BCD—七段顯示譯碼器A1A2YeYdYcYbYfYaYgA3第三十三頁，共69頁。*3、數(shù)碼顯示電路的動態(tài)滅零(可選)第三十四頁，共69頁。2、用二進(jìn)制譯碼器實現(xiàn)碼制變換十進(jìn)制碼8421碼第三十五頁，共69頁。十進(jìn)制碼余3碼第三十六頁，共69頁。本節(jié)小結(jié)把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。實際上譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計方法也相同。二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項，而任一組合邏輯函數(shù)總能表示成最小項之和的形式，所以，由二進(jìn)制譯碼器加上或門（或與非門）即可實現(xiàn)任何組合邏輯函數(shù)。此外，用4線-16線譯碼器還可實現(xiàn)BCD碼到十進(jìn)制碼的變換。第三十七頁，共69頁。3.3數(shù)據(jù)選擇器(多路數(shù)據(jù)開關(guān))定義:從多個數(shù)據(jù)信號中選擇一個數(shù)據(jù)信號傳送到輸出端的電路。輸入:2n路數(shù)據(jù)和n位地址。輸出:1位數(shù)據(jù)。地址：選擇哪個數(shù)據(jù)的控制信號。A0A1D3D2D1D0W控制信號輸入信號輸出信號數(shù)據(jù)選擇器類似一個多路開關(guān)。選擇哪一路信號由相應(yīng)的一組控制信號控制。第三十八頁，共69頁。3.3.1數(shù)據(jù)選擇器工作原理真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地址碼決定從４路輸入中選擇哪１路輸出。一、4選1數(shù)據(jù)選擇器第三十九頁，共69頁。邏輯圖第四十頁，共69頁。

輸

入

輸

出

S

D

A1

A0

Y

1×

×

×

0

D00

0

0

D10

1

0D210

0D311

0

D0

D1

D2

D3

集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端S為低電平有效，即S=0時芯片被選中，處于工作狀態(tài)；S=1時芯片被禁止，Y≡0。第四十一頁，共69頁。74LS151的真值表二、8選1數(shù)據(jù)選擇器第四十二頁，共69頁。集成8選1數(shù)據(jù)選擇器74LS151第四十三頁，共69頁?；驹頂?shù)據(jù)選擇器的主要特點：（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項。（3）一般情況下，Di可以當(dāng)作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)。1、用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)3.3.2數(shù)據(jù)選擇器的應(yīng)用第四十四頁，共69頁。基本步驟確定數(shù)據(jù)選擇器確定地址變量21n個地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實現(xiàn)n＋1個變量的函數(shù)。3個變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)1選用74LS153274LS153有兩個地址變量。第四十五頁，共69頁。求Di3公式法函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：4選1數(shù)據(jù)選擇器輸出信號的表達(dá)式：比較L和Y，得：3第四十六頁，共69頁。畫連線圖44

C

C0AB0Y

74LS153

D0D1D2D3A1A0ST

L

21

1第四十七頁，共69頁。用數(shù)據(jù)選擇器實現(xiàn)函數(shù)：例①選用8選1數(shù)據(jù)選擇器74LS151②設(shè)A2=A、A1=B、A0=C③求Di④畫連線圖第四十八頁，共69頁。例：用兩片74LS151構(gòu)成十六選一數(shù)據(jù)選擇器???D0D7???A0A1A2???D0D7???A0A1A2&A0A1A2A3D8D15D0D7=0D0D7=1D0D72、功能擴(kuò)展第四十九頁，共69頁。???D0D7???A0A1A2???D0D7???A0A1A2&A0A2A2A3D8D15D0D7=1D8D15=1D8D150例：用兩片74LS151構(gòu)成十六選一數(shù)據(jù)選擇器第五十頁，共69頁。本節(jié)小結(jié)1、數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信息中任意選出所需要的一路信息作為輸出的組合電路，至于選擇哪一路數(shù)據(jù)輸出，則完全由當(dāng)時的選擇控制信號決定。數(shù)據(jù)選擇器具有標(biāo)準(zhǔn)與或表達(dá)式的形式，提供了地址變量的全部最小項，并且一般情況下，Di可以當(dāng)作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)。用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器→確定地址變量→求Di→畫連線圖。第五十一頁，共69頁。用來完成兩個二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。設(shè)A＞B時L1＝1；A＜B時L2＝1；A＝B時L3＝1。得1位數(shù)值比較器的真值表。3.4數(shù)值比較器3.4.11位數(shù)值比較器第五十二頁，共69頁。邏輯表達(dá)式邏輯圖第五十三頁，共69頁。3.4.2多位數(shù)值比較器第五十四頁，共69頁。邏輯圖第五十五頁，共69頁。集成數(shù)值比較器中規(guī)模集成四位數(shù)值比較器（CC14585）四位數(shù)值比較器A3A2A1A0B3B2B1B0Y(A>B)Y(A=B)Y(A<B)I(A<B)I(A=B)I(A>B)第五十六頁，共69頁。串聯(lián)擴(kuò)展注意：最低位的級聯(lián)輸入端A＇>B＇、A＇<B＇和A＇=B＇必須預(yù)先分別預(yù)置為0、0、1。3.4.3比較器的級聯(lián)第五十七頁，共69頁。本節(jié)小結(jié)在各種數(shù)字系統(tǒng)尤其是在計算機(jī)中，經(jīng)常需要對兩個二進(jìn)制數(shù)進(jìn)行大小判別，然后根據(jù)判別結(jié)果轉(zhuǎn)向執(zhí)行某種操作。用來完成兩個二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進(jìn)行比較的兩個二進(jìn)制數(shù)，輸出是比較的結(jié)果。利用集成數(shù)值比較器的級聯(lián)輸入端，很容易構(gòu)成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴(kuò)展方式有串聯(lián)和并聯(lián)兩種。第五十八頁，共69頁。一、半加器3.5加法器能對兩個1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進(jìn)位3.5.1一位加法器第五十九頁，共69頁。二、全加器能對兩個1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci-1：低位來的進(jìn)位，S