精品文檔-下載后可編輯基于Actel反熔絲FPGA的高速DDR接口設計-技術方案摘要：文章提出一種基于Actel公司RTAX–S系列耐輻射反熔絲FPGA實現(xiàn)的高速DDR輸出電路的設計方法。通過Modelsim對其進行了布局布線仿真分析和驗證，驗證了設計方法合理、可行，有助于反熔絲FPGA后續(xù)星載應用。

0引言

隨著航天技術的發(fā)展，F(xiàn)PGA等大規(guī)模邏輯器件越來越成為不可缺的角色；同時處理數(shù)據量的增大、以及各類型接口電路的交叉使用，使得合理、可靠的高速接口設計成為衡量設計優(yōu)劣的關鍵。而由于空間環(huán)境的特殊性，導致近年來在軌衛(wèi)星產品中單粒子翻轉（SEU）頻發(fā)，使得設計人員必須考慮將以SRAM為基礎的FPGA設計移植到更為可靠的ASIC或反熔絲FPGA.

DDR（DoubleDataRate）是雙倍速率讀寫技術的意思。傳統(tǒng)的數(shù)據處理方式在1個時鐘周期內只傳輸1次數(shù)據，是在時鐘的上升期進行數(shù)據傳輸；而DDR內存則是1個時鐘周期內傳輸2次數(shù)據，能夠在時鐘的上升期和下降期各傳輸1次數(shù)據，因此稱為雙倍速率讀寫技術。采用DDR技術可以在相同的總線頻率下達到更高的數(shù)據傳輸率。

文章根據實際的背景應用提出一種基于Actel公司RTAX-S系列耐輻射反熔絲FPGA芯片RTAX250S的高速DDR接口設計方法，并通過Actel公司IDEV9.0編譯軟件和Modelsim6.5d仿真軟件進行了仿真驗證。該方法已用在某星載GMSK調制器上，獲得了良好的效果。

1DDR高速接口設計

1.1RTAX–S系列反熔絲FPGA的特點

對于衛(wèi)星應用，設計人員在選擇可選的技術時一向十分為難。在可編程器件領域，其中就包括了專用集成電路（ASIC）、以SRAM為基礎的現(xiàn)場可編程門陣列FPGA和以反熔絲為基礎的FPGA.由于沒有一種技術是的，衛(wèi)星設計人員與所有設計人員一樣面對同樣的挑戰(zhàn)，需要針對特定的應用權衡取舍各種特性以找出方案。

以往的設計中，以SRAM為基礎的FPGA（以Xilinx產品為代表）有著更多的應用，其優(yōu)勢在于擁有高邏輯密度和高靈活性，而作為航天應用，其致命的缺點是所有SRAM都易受高強度宇宙輻射所影響，來自宇宙射線中的重離子很容易在SRAM單元中或附近沉積足夠的電荷導致單一數(shù)據位出錯即單粒子翻轉（SEU）,而且由于SRAM型FPGA在SRAM開關中存儲其邏輯配置，因此很容易出現(xiàn)配置擾亂導致電路的布局和功能受到破壞，這些錯誤非常難以檢測和糾正，并且?guī)缀醪豢赡茴A防，因為配置開關在SRAMFPGA的整個SRAM數(shù)據位中超過90%,輻射誘發(fā)的配置擾亂可導致系統(tǒng)失效。

對于衛(wèi)星設備，ASIC是具有密度重量和功耗的解決方案，然而卻缺乏FPGA所提供的靈活性。而且當把設計工具成本、校驗時間和非經常性工程費用（NRE）一并考慮之后，ASIC也是成本較高的解決方案。

與可重新配置的SRAM型FPGA不同，基于反熔絲解決方案的FPGA采用性編程（OTP）.其優(yōu)點為固有的非揮發(fā)性以及在每次啟動時無須進行強制性的器件配置。與ASIC一樣，反熔絲FPGA的上電即行功能使其成為真正的單芯片解決方案。在各種學術會議上已發(fā)表了許多輻射測試數(shù)據，如IEEE的核空間輻射影響會議（NSREC）、NASA的軍事和航天可編程邏輯器件國際會議（MAPLD）,事實上，多年的測試證明，耐輻射的反熔絲FPGA具有SEU免疫力，其性能也不會因TID（總電離劑量）隨時間積累而發(fā)生劣化。眾所周知，邏輯觸發(fā)器中的數(shù)據易被宇宙輻射線所破壞，與SRAM方案采用軟TMR（三模冗余）方法不同，Actel開發(fā)的耐輻射反熔絲FPGARTAX-S系列通過架構的提升解決了這個問題，其中每個觸發(fā)器實際上是由3個觸發(fā)器和1個表決電路組成，此舉可讓設計人員獲得優(yōu)于63MeV-cm2/mg的LETth,可以滿足大多衛(wèi)星項目的TID要求。

1.2典型高速接口電路應用目標

文章中高速接口方案的應用目標為GMSK調制器中基帶數(shù)據的數(shù)字高斯濾波。

GMSK調制是一種典型的恒包絡數(shù)字調制技術，實現(xiàn)方法的流程圖如圖1所示，一路待調制的基帶數(shù)據從A處進入FPGA,FPGA內部通過查表的方式得到量化后的波形數(shù)據，并分別從B處和C處將其送給2片DAC,得到需要的I、Q路波形，從而完成基帶數(shù)據的數(shù)字高斯濾波。

硬件電路的關鍵是高速DAC器件的選擇。方案中需要DAC實現(xiàn)4倍采樣，即圖1中A處每輸入1個碼元，B處和C處都要分別產生4個點的量化信息給DAC.以115Mbps碼速率為例，DAC的采樣時鐘應當為115MHz×4=460MHz,如果使用傳統(tǒng)的單路DAC,則FPGA主時鐘工作在460MHz,目前宇航級FPGA無法滿足這一速率。方案中選擇了TI公司的高速DAC產品DAC5670,它在采樣頻率達到2.4GHz的同時，內部集成了并串轉換模塊，這使得FPGA的處理速率至少可以降低一半，即230MHz.

圖1應用目標實現(xiàn)流程圖DAC5670

DAC5670器件手冊推薦的接口框圖如圖2所示。

器件工作原理如下：頻率源輸出400MHz采樣時鐘，通過變壓器進行單端轉差分輸入DAC采樣鐘輸入口（DACCLK）,DAC內部進行2級2分頻并延遲后得到LVDS電平115MHz時鐘（DLYCLK）輸出給FPGA做數(shù)字處理，F(xiàn)PGA處理完成后輸出LVDS的100MHz1路時鐘（DTCLK）和2路14bit的量化數(shù)據（DA（13:0）和DB（13:0））.時鐘與數(shù)據的關系必須滿足圖3所示的時序。DAC內部的鎖相電路將DTCLK與器件內部的100MHz進行鑒相，如果存在相差則調整DLYCLK的延遲量，直到同步，從而保證采樣鐘DACCLK能夠對DA（13:0）和DB（13:0）進行正確采樣。

1.3高速接口方案設計

本應用目標對FPGA和DAC之間的高速接口提出如下要求：

（a）DAC輸出1路115MHz時鐘給FPGA;（b）FPGA輸出1路115MHz時鐘和2路230Mbps數(shù)據給每片DAC.

針對這一需求，考慮到FPGA資源余量較大，為了降低系統(tǒng)運行速率，程序設計中遵循了用面積換取速度的原則，先采用115MHz時鐘進行并行處理，產生4路115Mbps的14bit量化數(shù)據，在輸出接口處將其轉換為2路230Mbps的14bit量化數(shù)據，這樣可以使系統(tǒng)時鐘的速率降低一半。處理流程如圖4所示。

輸出端接口變換部分是我們討論的重點，它對數(shù)據進行4路到2路的轉換，量化數(shù)據從115Mbps提高到230Mbps,有2種方式可以實現(xiàn)：

方式一：對輸入115MHz時鐘進行2倍頻得到230MHz時鐘，使用異步FIFO對數(shù)據進行4路寫入，2路讀出，寫鐘為115MHz,讀鐘為230MHz.

方式二：將4路14bit的量化數(shù)據分為2組，每一組均使用115MHz時鐘進行DDR輸出接口處理，從而使每一組的輸出均達到230MHz.

下面對2種方式的可行性進行分析。

對于方式一，實現(xiàn)的關鍵在于2倍頻時鐘的產生。按照手冊描述，Actel公司AX系列芯片作為反熔絲FPGA中處理能力強的器件，內部處理時鐘可以達到350MHz,且芯片內部集成了PLL（延遲鎖相環(huán)）資源，可以實現(xiàn)對數(shù)字時鐘信號的倍頻和分頻。而選擇RTAX-S系列在AX的基礎上進行了耐輻射能力加強，同時去掉了PLL資源，原因是Actel公司通過實驗證明PLL資源在空間環(huán)境中使用是不可靠的，這意味著倍頻無法在FPGA內部實現(xiàn)。

因此，如果采用方式一，需要在FPGA外部增加一個2倍頻的器件，還要增加相應的電平匹配的電路，這一切對于230MHz的數(shù)字時鐘信號實現(xiàn)上難度較大。

對于方式二，實現(xiàn)的關鍵在于DDR輸出。通過查閱器件手冊可知，Actel公司的RTAX–S系列與Xilinx公司SRAM型FPGA不同，其內部并沒有現(xiàn)成的DDR輸出模塊可以調用，但是其內部有一種叫做Multiplexor的多路選擇器資源，可以實現(xiàn)多路輸入到多路輸出的選擇控制，如圖5所示。

如果將其輸入Data設置為2路，輸出Result設置為1路，而時鐘作為控制信號SEL,則應當可以實現(xiàn)DDR的效果。具體實現(xiàn)框圖如圖6所示。

圖6框圖實現(xiàn)的時序如圖7所示，從圖7可以看出兩路數(shù)據在DDR變換后交替輸出，速率提高一倍，其中DR（數(shù)據1）先輸出，DF（數(shù)據2）后輸出。

2仿真及優(yōu)化

在Actel公司的編程環(huán)境IDEV9.0中進行編程仿真。使用Modelsim6.5d進行行為仿真，仿真波形如圖8所示。由圖8可見變換后數(shù)據符合預期，功能實現(xiàn)正確。

使用Modelsim6.5d進行布局布線后仿真，仿真波形如圖9所示。由圖9可見各路數(shù)據均存在毛刺，毛刺的寬度達到了1.8ns,這超出了DAC器件對于輸入并行數(shù)據相位差小于1ns的要求?？赡軐е翫AC采樣錯誤。

分析終輸出數(shù)據毛刺產生的原因，應當是每路數(shù)據的14bit單獨信號之間路徑的延時不同導致的。而數(shù)據在輸出之前大部分環(huán)節(jié)都是由全局時鐘進行同步處理，可以保證嚴格的同步，除了選擇器Multiplexor輸出到IO端口部分走線，因為在Multiplexor的輸出環(huán)節(jié)不會再有時鐘采樣，因此該部分多路信號延遲差異無法消除。檢查布局布線后底層的布局圖，如圖10所示，深黑色的單元即為Multiplexor,顯然各個Multiplexor與對應IO口的距離差別較大，驗證了之前的分析。

根據前段分析，對Multiplexor的位置進行手動優(yōu)化，即在底層布局圖中將所有Multiplexor均調整到盡量接近IO端口的位置，保證多路信號在Multiplexor后端延遲盡量一致，優(yōu)化后鎖定這些Multiplexor的位置，如圖11所示。

優(yōu)化Multiplexor布局后重新進行后仿真，仿真結果如圖12所示。由圖12可見，毛刺寬度僅為500ps左右，完全滿足DAC要求的1ns.可見，優(yōu)化后的方案合理、可行的實現(xiàn)了要求的功能。

圖12優(yōu)化底層布局中Multiplexor位置后的后仿真

文章中闡述的方法不僅僅局限于FPGA與DAC之間的接口設計，也適用于FPGA與其他高速芯片的通信，例如FPGA、DSP、S