2023年廣西桂林電子科技大學(xué)通信電子電路及EDA技術(shù)AA一、選擇題〔220〕在并聯(lián)諧振回路兩端再并聯(lián)一個(gè)純阻性負(fù)載，回路的Q值會(huì)〔 。A、增加 B、減小 C、不變 D、不確定多級單調(diào)諧高頻放大器的矩形系數(shù)不行能是〔 。A、4.7 B、3.4 C、3.2 D、2.2設(shè)計(jì)良好的以下功放電路，最大功率效率最高的是〔 。A、A類 B、AB類 C、B類 D、C類高頻功放狀態(tài)中，適合做放射機(jī)末級的狀態(tài)是〔 〕狀態(tài)?；鶚O調(diào)幅時(shí)，高頻諧振功率放大器工作在〔〕狀態(tài)。A、臨界、欠壓B、臨界、過壓C、欠壓、欠壓D、過壓、過壓推斷高頻振蕩器是否滿足振蕩條件，首先要檢查的是〔 〕A、振幅起振條件 B、相位起振條件 C、振幅平衡條件 D、相位穩(wěn)定條件以下振蕩器中，頻率穩(wěn)定度最高的是〔 。A、西勒振蕩器 B、克拉潑振蕩器 C、晶體振蕩器 D、電感反響振蕩器在FM無線播送系統(tǒng)放射端的調(diào)制過程中，播音員的聲音通過麥克風(fēng)轉(zhuǎn)換成的語音信號是〔 ，最終通過天線放射出去的是〔 。A、載波，調(diào)制信號 B、調(diào)制信號，已調(diào)信號C、已調(diào)信號，載波 D、調(diào)制信號，載波以下說法的是〔 〕A、包絡(luò)檢波器能解調(diào)全部的AMB、疊加型同步檢波器能解調(diào)AM、DSB、SSB信號；C、乘積型同步檢波器能解調(diào)AM、DSB、SSB信號；D、檢波器屬于頻譜的線性搬移過程。單一頻率調(diào)制信號的幅度是UF時(shí)，調(diào)相波的最大頻偏為f

，當(dāng)調(diào)制信m號的頻率變?yōu)?F、幅度變?yōu)?U時(shí)，調(diào)相波的最大頻偏變成原來的〔 〕倍。A、0.5 B、1 C、2 D、4具有自限幅力氣的鑒頻器是〔 。A、振幅鑒頻器 B、相位鑒頻器移 C、比例鑒頻器 D、相乘積鑒頻器二、計(jì)算題〔每題10分，共30分〕小信號LC10MHzT數(shù)相等，諧振元件L、C的損耗皆不計(jì)，負(fù)載電阻R 1k，晶體管的Y參數(shù)為：Lg 2mS，C 10pF，g 0.5mS，C 5pF，yie ie oe oe

15mS,yre

0，C,C,C1 2 3

為旁路電容或耦合電容。〔3〕計(jì)算〔3〕計(jì)算LC諧振回路的總電導(dǎo)；〔4〕計(jì)算此放大器電壓增益Au。LCf0

1MHz，回路自身諧振電阻R

10kΩ，檢波器負(fù)載R

20kΩ，C

0.01μF。假設(shè)檢波二0 L L Di[3cos(2103t)]cos(2106t)mAs

，求：求包絡(luò)檢波電路的輸入電阻R ；id求檢波效率由K ；d包絡(luò)檢波器輸入電壓u的表達(dá)式；iR兩端電壓uL o

的表達(dá)式。3.調(diào)角信號u(t)10cos(2106t10cos2023t)。試計(jì)算：〔1〕瞬時(shí)相位(t)； 〔2〕最大相移

； 〔3〕f(t)；m〔4〕f

； 〔5〕信號帶寬B； 〔6〕此信號在單位電阻上的功率P。m三、選擇題〔110〕1．下面屬于VerilogHDL線網(wǎng)型變量的是〔 〕A、reg B、integer C、time D、wire2．以下不屬于常用貼片電阻封裝的是〔 〕A、0402 B、0805 C、1206 D、09033．VerilogHDL中的賦值語句有堵塞和非堵塞賦值語句，always塊組合規(guī)律電路設(shè)計(jì)中一般承受〔 〕A、堵塞賦值 B、非堵塞賦值 C、兩種語句混合D、兩種語句都不用4．VerilogHDL的單行注釋符號是( )A、% B、/ C、/* D、//5．常用的“DIP8”封裝，第一腳與其次腳之間的間距為( )A、2mm B、1.5mm C、100mil D、150mil6．如右圖中“桂林電子科技大學(xué)”字樣屬于電路板〔〕層A、toplayer B、topoverlayC、topsolderD、toplayer7．右圖中正央芯片的封裝為〔〕A、PLCC100B、TQFP100C、DIP100D、SOL100以以下圖中正中心芯片的型號為“EP1C3T100C8N”其中“C8”的含義為A8LAB單元B8個(gè)IO配置模塊C8nSD8在進(jìn)展PCB設(shè)計(jì)時(shí)，下面那個(gè)層定義了印制板的外圍大?。篈、keepoutlayer B、multilayerC、topoverlayD、bottomlayer10．當(dāng)下載程序到FPGA中，是將數(shù)據(jù)寫入到FPGA的〔〕A、SRAM B、EPROMC、E2ROMD、FLASH四、填空題〔110〕多條塊賦值語句一般以關(guān)鍵詞begin開頭，以關(guān)鍵詞 完畢。狀態(tài)機(jī)按信號輸出方式分，有米利型和 型兩種。堵塞賦值語句的操作符是 ，非堵塞賦值語句的操作符是 。4．對于a=b?d:c，假設(shè)b=b0,d=’b1,c=’b，則a= 。VerilogHDLposedge描述下降沿。函數(shù)內(nèi)部可以調(diào)用函數(shù)，函數(shù)的返回值有 個(gè)。7．Verilog語言以關(guān)鍵詞 定義常數(shù)。8．Verilog中1位規(guī)律變量的可能取值有0、1、 和X。9．Verilog中與非門的門級原語 。10．Verilog五、閱讀以下程序并答復(fù)以下問題〔110〕1．閱讀程序填空〔4〕modulenegation;reg[3:0]rega,regb;reg[3:0]bit1,bit2;reglog1,log2;initialbeginrega=4”b1011;regb=4”b0000;endinitialfork#10bit1=~rega;#20bit2=~regb;#30log1=!rega;#40log2=!regb;#50$finish;joinendmodule程序運(yùn)行后bit1= ，bit2= ，log1= ，log2= 。2．閱讀程序填空(4分)moduleMULT4B(R,A,B);output[7:0]R;input[4:1]A,B;reg[7:0]R;integeri;always@(AorB)beginR=0;for(i=1;i<=4;i++)if(B[i])R=R+(A<<(i-1));endendmoduleA=4”b1011，B=4”b1010，程序運(yùn)行第1次循環(huán)后R= 第2次循環(huán)后R= 第3次循環(huán)后R= ，第4次循環(huán)后R= 。3．閱讀程序填空(2always@(posedgeclock)beginend

reg1<=in1;reg3<=reg1;in1=1’b1，reg1=1’b0，reg3=1’b1，則經(jīng)過1個(gè)時(shí)鐘上升沿后：reg1= ,reg3= 。六、依據(jù)要求完成程序設(shè)計(jì)〔20分〕41(10modulemux4_to_1(y,d0,d1,d2,d3,s0,s1);① ;//聲明y② ;//聲明d0,d1,d2,d3inputs0,s1;wirey0,y1,y2,y3;assigny0=(~s1&~s0&d0);assigny1= ③ ;assigny2= ④ ;assigny3=( ⑤ );assigny=y0|y1|y2|y3;endmodule認(rèn)真閱讀以下四進(jìn)制加法計(jì)數(shù)器程序，完成填空。(10分)modulefsm(Clock,Reset,A,F,G);inputClock,Reset,A;outputF,G;① ;//聲明FG② ;//聲明存放器變量stateparameter Idle=2’b00,Start=2’b01Stop=2’b10,Clear=2’b11;always@( ③ )//Clockif( ④ )//Resetbeginstate<=Idle;F<=0;G<=0;en