第三章組合邏輯電路根據(jù)組合邏輯電路的不同特點(diǎn)，數(shù)字電路分成：組合邏輯電路(組合電路)時(shí)序邏輯電路(時(shí)序電路)組合邏輯電路的特點(diǎn)：任意時(shí)刻的輸出僅僅取決于該時(shí)刻的輸入，與電路原來狀態(tài)無AFFAFF111F=f(A，AA組合邏輯電路22..iiF=f(A，AA組合邏輯電路22..ii12n..3.1組合邏輯電路的分析3.1組合邏輯電路的分析..FAnn組合邏輯電路的分析方法：1)由邏輯圖寫出各輸出端的邏輯表達(dá)式3)列真值表4)分析確定功能AA1)半加器不考慮由低位進(jìn)位來的加法器AB&SO半加器真值表輸輸0011入0101輸0110輸輸入輸000輸出100輸出011入1/122/12AIAI00BA01B002)全加器考慮低位進(jìn)位的加法器01Σ1S=ABCI+ABCI+ABCI+ABCICO=ACI+AB+BCI全加器真值表ΣΣ&CICO1CO&1&&≥1S&&ABCISCO&(2)多位加法器1、并行相加串行進(jìn)位的加法器02SS102Σ0AΣAΣAΣAΣ0123BBBB0123CICOCICOCICOCICICO1001S3011101故任一位的加法運(yùn)算必須在低一位的運(yùn)算完成后才能進(jìn)行――速度慢3/12超前進(jìn)位每位的進(jìn)位只由加數(shù)和被加數(shù)決定，而與低位的進(jìn)位無關(guān)。超前進(jìn)位每位的進(jìn)位只由加數(shù)和被加數(shù)決定，而與低位的進(jìn)位無關(guān)。S=ABCC=AB+(AB)Ciiii1iiiiii1數(shù)據(jù)分配器：將公共數(shù)據(jù)線上的信號(hào)送往不同的通道數(shù)據(jù)選擇器：將不同通道的信號(hào)送往公共數(shù)據(jù)線11DDDDS2D20D21D22D23ENMUX0123EN0123AS13A074LS153為例：通過給定不同的地址代碼，即可從4個(gè)輸入數(shù)據(jù)中選出所要得輸出選擇器可將多通道輸入的數(shù)據(jù)有選擇的傳送到輸出端2、數(shù)據(jù)選擇器還可作為一般的邏輯函數(shù)產(chǎn)生器，一個(gè)2n選一的數(shù)據(jù)選擇器可3、構(gòu)成邏輯函數(shù)產(chǎn)生器的關(guān)鍵是確定常量輸入端的邏輯值?？捎蓪?dǎo)出的最小輸輸SAA110入DDDD輸出Y10D10DD12D13D=AADD=AADD=AADD=AAD010110210310A0DX00A1112D3比較器DAADD1D&1&0&&DD14/12兩個(gè)數(shù)AB比較(A>B，A<B，A=B)輸入輸出0Y(A>B)Y(A<B)Y(A=012300011010001001A&A&13&BB2(2)多位數(shù)值比較器A01COMPA01AAA2A23<<=>B22B3B由高位比較，若不相等則作為比較結(jié)果；若相等，在依次比較低位；當(dāng)比較到最低位相等則兩數(shù)相等。3.2組合邏輯電路的設(shè)計(jì)表2)由真值表寫出表達(dá)式3)簡(jiǎn)化和變換表達(dá)式4)畫出邏輯圖例：三人簡(jiǎn)單表決電路，多數(shù)贊成，通過，燈亮；否則，燈不亮。輸輸入輸出輸入輸出ABCFABCF5/12C&&A00&000II0I1I2I3I4I5I6I78Y0Y1Y2(1)普通編碼器 3位二進(jìn)制編碼器的設(shè)計(jì)Y2=I4+I5+I6+I7=I4I5I6I7 Y=I+I+I+I=IIII123672367Y=I+I+I+I=IIII013571357輸入輸出1IIIIIIIIIYYY7012345672101I100000000061&I&5YY1I&4&Y010000000YI3&1&Y2I20010000001II1I00010000010110000100010000000100101輸輸出000(2)二－十進(jìn)制優(yōu)先編碼器(下圖74LS147)輸入IIIIIIIII123456789111111111×××××00×××××××011××××××0110×××××01111××××011110×××0111111××01111110111106/127/12當(dāng)編碼器的多個(gè)輸入端同時(shí)有效時(shí)，輸出編碼是按事先編好的次序輸出的。Y=I+II+I+III+I+IIII+I+IIIII+I09789568934689124689Y=II+I+II+I+IIII+I+IIII+I17896893458924589Y=II+I+II+I+II+I+II+I2789689589489 Y=I+I3891、二進(jìn)制譯碼器的設(shè)計(jì)真值表IIIIIIII8I7471SL47Y0Y1Y2Y3輸輸入輸AAAYYYYYYYY210012345670000111出Y=AAAY=AAA6210，7210由邏輯表達(dá)式畫出邏輯圖(書54頁)2、二－十進(jìn)制譯碼器真值表(下頁)124&BIN/OCT012345EN671AA0A831SL47YYYYYYYY8/12由邏輯表達(dá)式畫出邏輯圖(書由邏輯表達(dá)式畫出邏輯圖(書55頁)輸入輸入輸出AAAAYYYYYYYYYY3210012345678900000111111111000110111111110010110111111100111110111111010011110111110101111110111101101111110111011111111110111000111111110110011111111110101011111111111011111111111111001111111111110111111111111110111111111111111111111111序號(hào)0123456789偽碼3、七段字形顯示譯碼器的設(shè)計(jì)數(shù)碼顯示器(數(shù)碼管)：用來顯示數(shù)字，文字或符號(hào)的器件顯示方式：字形重疊式－不同字符重疊分段式－若干斷發(fā)光的筆劃組成9/12點(diǎn)陣式－發(fā)光點(diǎn)陣組成按發(fā)光物質(zhì)：半導(dǎo)體顯示器－發(fā)光二極管熒光數(shù)碼管－熒光粉液體顯示器－液晶體放電顯示器－當(dāng)將數(shù)碼管所代表的數(shù)顯示出來，須將數(shù)碼經(jīng)譯碼器譯出，然后驅(qū)動(dòng)點(diǎn)亮對(duì)應(yīng)的段。即：對(duì)應(yīng)某一組數(shù)碼，譯碼器應(yīng)有確定的幾個(gè)輸出。3.3組合邏輯電路中的競(jìng)爭(zhēng)和冒險(xiǎn)以前所述的組合邏輯電路，設(shè)t=0，實(shí)際上t0。由于由輸入到輸出，不同的路pdpd徑所需時(shí)間不同，可能使邏輯電路產(chǎn)生錯(cuò)誤輸出，此現(xiàn)象稱為競(jìng)爭(zhēng)冒險(xiǎn)。因ALL&LL&A兩個(gè)輸入信號(hào)分別由兩個(gè)路徑在不同時(shí)刻到達(dá)的現(xiàn)象－競(jìng)爭(zhēng)－由此而產(chǎn)生輸出干擾脈沖的現(xiàn)象稱為冒險(xiǎn)。AAC1CBL=AC+BC&≥1L&CC負(fù)跳變冒BCCACBCL由上可知，當(dāng)電路中存在由反相器產(chǎn)生的互補(bǔ)信號(hào)，且在互補(bǔ)信號(hào)的狀態(tài)發(fā)生變化時(shí)出現(xiàn)冒險(xiǎn)現(xiàn)象。0/12ACBACB1、發(fā)現(xiàn)并消去互補(bǔ)變量3、接入濾波電容因?yàn)楦?jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的輸出跳變脈沖很窄，所以當(dāng)電路工作速度不太高時(shí)，可在輸出端并聯(lián)電容(4~20uF)使輸出波形上升沿和下降沿變化較平緩。&&&F3.4用MSI器件設(shè)計(jì)組合邏輯電路3.4.1用數(shù)據(jù)選擇器設(shè)計(jì)其他邏輯電路ACB1&&&≥1F1、要實(shí)現(xiàn)的邏輯函數(shù)變量個(gè)數(shù)＝數(shù)據(jù)選擇器地址輸入端個(gè)數(shù)，直接實(shí)現(xiàn)。例：用74LS153(雙4選1)實(shí)現(xiàn)F(A,B)=AB+ABD=0，A=AD=0，A=A，A=B，Y=F13101ENMUX0EN0303ABC0ENMUXA0MUX72C72C010F0FYF0FY0101YFYF1232012330F45ENF4512121Y1223372、要實(shí)現(xiàn)的邏輯函數(shù)變量個(gè)數(shù)>數(shù)據(jù)選擇器地址輸入端個(gè)數(shù)，分離變量。BY=DABC+DABC+DABC+DABC+DABC+DABC+DABC+DABC01234567解：F的最小項(xiàng)表達(dá)式：F=(AB)