第一頁，共九十頁，編輯于2023年，星期二第五章存儲體系存儲體系概述高速存儲器5.4主存儲器與CPU的連接5.35.25.1

存儲保護5.8高速緩沖存儲器Cache外存儲器5.7虛擬存儲器5.65.5

IA32架構(gòu)的存儲系統(tǒng)舉例

本章小結(jié)5.9主存儲器第二頁，共九十頁，編輯于2023年，星期二5.1存儲體系概述一個二進制位（bit）是構(gòu)成存儲器的最小單位；字節(jié)（8bits）是數(shù)據(jù)存儲的基本單位。單元地址是內(nèi)存單元的唯一標志。存儲器具有兩種基本的訪問操作：讀和寫。

存儲器的分類

主存儲器的性能指標

存儲器的層次結(jié)構(gòu)一二三第三頁，共九十頁，編輯于2023年，星期二一、存儲器的分類1、計算機存儲系統(tǒng)中的存儲器分類（1）按存儲介質(zhì)分類半導體器件：半導體存儲器（RAM、ROM，用作主存）磁性材料：磁表面存儲器（磁盤、磁帶，用作輔存）光介質(zhì)：光盤存儲器（用作輔存）（2）按存取方式分類隨機存取存儲器：存儲器中任何存儲單元的內(nèi)容都能被隨機存取，且存取時間和存儲單元的物理位置無關(guān)（主存）順序存取存儲器：存取時間和存儲單元的物理位置有關(guān)（磁盤、磁帶）相聯(lián)存儲器：按內(nèi)容訪問。第四頁，共九十頁，編輯于2023年，星期二一、存儲器的分類1、計算機存儲系統(tǒng)中的存儲器分類（3）按存儲器的讀寫功能分類只讀存儲器（ROM）：一般隱含指隨機存取。讀寫存儲器（RAM）：一般隱含指隨機存取。（4）按信息的可保存性分類永久記憶的存儲器：又稱非易失性存儲器，在斷電后還能保存信息（輔存、ROM）非永久記憶的存儲器：又稱易失性存儲器，在斷電后信息丟失（主存中的RAM）第五頁，共九十頁，編輯于2023年，星期二一、存儲器的分類（5）按在計算機系統(tǒng)中的作用分類主存儲器：又稱內(nèi)存，為主機的一部分，用于存放系統(tǒng)當前正在執(zhí)行的數(shù)據(jù)和程序，屬于臨時存儲器。輔助存儲器：又稱外存，為外部設(shè)備，用于存放暫不用的數(shù)據(jù)和程序，屬于永久存儲器。CPU內(nèi)存儲器外存儲器第六頁，共九十頁，編輯于2023年，星期二一、存儲器的分類2、計算機的主存儲器分類主存的地位：在現(xiàn)代計算機中，主存儲器處于全機的中心地位。

主存的分類：要求為隨機存取、快速隨機讀寫存儲器（RAM）只讀存儲器（ROM）掩膜式只讀存儲器（MROM）可編程只讀存儲器(PROM)可擦除可編程序的只讀存儲器(EPROM)電可擦除的可編程序的只讀存儲器(E2PROM)閃存(Flashmemory)：介于EPROM和E2PROM之間的永久性存儲器第七頁，共九十頁，編輯于2023年，星期二存儲器分類綜述主存儲器輔助存儲器存儲器RAMROMSRAMDRAM磁盤光盤軟盤硬盤→Cache磁帶MROMPROMEPROME2PROMCD-ROMWORMEOD第八頁，共九十頁，編輯于2023年，星期二二、主存儲器的性能指標1、存儲容量：指存儲器可容納的二進制信息量，描述存儲容量的單位是字節(jié)或位。量化單位：1K＝2101M＝2201G＝2301T＝240存儲器芯片的存儲容量＝存儲單元個數(shù)×每存儲單元的位數(shù)兆千兆太第九頁，共九十頁，編輯于2023年，星期二二、主存儲器的性能指標2、存儲速度：由以下3個方法來衡量。存取時間（MemoryAccessTime）：指啟動一次存儲器操作到完成該操作所需的全部時間。存取時間愈短，其性能愈好。通常存取時間用納秒（ns＝10－9s）為單位。存儲周期（MemoryCycleTime）：指存儲器進行連續(xù)兩次獨立的存儲器操作所需的最小間隔時間。通常存取周期TC大于存取時間tA

，即TC≥tA。存儲器帶寬：是單位時間里存儲器所能存取的最大信息量，存儲器帶寬的計量單位通常是位/秒（bps）或字節(jié)/秒，它是衡量數(shù)據(jù)傳輸速率的重要技術(shù)指標。第十頁，共九十頁，編輯于2023年，星期二二、主存儲器的性能指標3、存儲器的價格：用每位的價格來衡量。設(shè)存儲器容量為S，總價格為C，則位價為C/S(分/位)。它不僅包含了存儲元件的價格，還包括為該存儲器操作服務(wù)的外圍電路的價格。4、可靠性：指存儲器正常工作（正確存?。┑男阅堋?、功耗：存儲器工作的耗電量。存儲容量、速度和價格的關(guān)系：速度快的存儲器往往價格較高，容量也較小。容量、速度和價格三個指標是相互制約的。第十一頁，共九十頁，編輯于2023年，星期二三、存儲器的層次結(jié)構(gòu)訪問速度越來越快存儲容量越來越大，每位的價格越來越便宜第十二頁，共九十頁，編輯于2023年，星期二存儲器的主要性能特性比較存儲器層次通用寄存器Cache主存儲器磁盤存儲器脫機存儲器存儲周期<10ns10～60ns60～300ns10～30ms2～20min存儲容量<512B8KB～2MB32MB～1GB1GB～1TB5GB～10TB價格很高較高高較低低材料工藝ECLSRAMDRAM磁表面磁、光等ms（毫秒），μs（微秒），ns（毫微秒）1s=1000ms，1ms=1000μs第十三頁，共九十頁，編輯于2023年，星期二RAMBUS內(nèi)存條DDR內(nèi)存條內(nèi)存第十四頁，共九十頁，編輯于2023年，星期二5.2主存儲器特點：主存儲器可以被CPU直接存?。ㄔL問）。一般由半導體材質(zhì)構(gòu)成。隨機存取：讀寫任意存儲單元所用時間是相同的，與單元地址無關(guān)。與輔存相比，速度快，價格高，容量小。主存的操作：讀存儲器操作：寫存儲器操作：第十五頁，共九十頁，編輯于2023年，星期二5.2主存儲器主存儲器按其功能可分為RAM和ROM。

隨機讀寫存儲器RAM

只讀存儲器ROM

高性能的主存儲器一二三第十六頁，共九十頁，編輯于2023年，星期二一、隨機讀寫存儲器RAM第十七頁，共九十頁，編輯于2023年，星期二一、隨機讀寫存儲器RAM

靜態(tài)存儲器（SRAM）1

動態(tài)存儲器（DRAM）2SRAM和DRAM的對比3第十八頁，共九十頁，編輯于2023年，星期二1、靜態(tài)存儲器（SRAM）靜態(tài)存儲器（SRAM）（1）SRAM存儲位元（2）SRAM存儲器（3）SRAM存儲器的特點第十九頁，共九十頁，編輯于2023年，星期二（1）SRAM存儲位元“1”狀態(tài)：T1截止，T2導通“0”狀態(tài)：

T2截止，T1導通六管MOS靜態(tài)存儲器結(jié)構(gòu)第二十頁，共九十頁，編輯于2023年，星期二（2）SRAM存儲器地址譯碼方式：線性譯碼方式：n位地址線，經(jīng)過一維譯碼后，有2n根選擇線。雙向譯碼方式第二十一頁，共九十頁，編輯于2023年，星期二（2）SRAM存儲器雙向譯碼方式：n位地址分為行、列地址分別譯碼第二十二頁，共九十頁，編輯于2023年，星期二2114SRAM存儲器1K×4位2114地址線10根數(shù)據(jù)線4根A9～A0D3～D0CSWE片選線寫使能第二十三頁，共九十頁，編輯于2023年，星期二（3）SRAM存儲器的特點使用雙穩(wěn)態(tài)觸發(fā)器表示0和1代碼。電源不掉電的情況下，信息穩(wěn)定保持（靜態(tài)）。存取速度快，集成度低（容量小），價格高。常用作高速緩沖存儲器Cache。第二十四頁，共九十頁，編輯于2023年，星期二2、動態(tài)存儲器（DRAM）（4）（3）（2）（1）DRAM存儲位元DRAM存儲器DRAM的刷新方式DRAM存儲器的特點第二十五頁，共九十頁，編輯于2023年，星期二（1）DRAM存儲位元“1”狀態(tài)：電容C上有電荷“0”狀態(tài)：電容C上無電荷再生：讀出后信息可能被破壞，需要重寫。刷新：經(jīng)過一段時間后，信息可能丟失，需要重寫。單管MOS動態(tài)存儲器結(jié)構(gòu)第二十六頁，共九十頁，編輯于2023年，星期二（2）DRAM存儲器4M×4位的DRAM第二十七頁，共九十頁，編輯于2023年，星期二DRAM的讀/寫過程第二十八頁，共九十頁，編輯于2023年，星期二（3）DRAM的刷新方式刷新周期：從上一次刷新結(jié)束到下一次對整個DRAM全部刷新一遍為止，這一段時間間隔稱為刷新周期。刷新操作：即是按行來執(zhí)行內(nèi)部的讀操作。由刷新計數(shù)器產(chǎn)生行地址，選擇當前要刷新的行，讀即刷新，刷新一行所需時間即是一個存儲周期。刷新行數(shù)：單個芯片的單個矩陣的行數(shù)。對于內(nèi)部包含多個存儲矩陣的芯片，各個矩陣的同一行是被同時刷新的。對于多個芯片連接構(gòu)成的DRAM，DRAM控制器將選中所有芯片的同一行來進行逐行刷新。單元刷新間隔時間：DRAM允許的最大信息保持時間；一般為2ms。刷新方式：集中式刷新、分散式刷新和異步式刷新。第二十九頁，共九十頁，編輯于2023年，星期二集中式刷新例：64K×1位DRAM芯片中，存儲電路由4個獨立的128×128的存儲矩陣組成。設(shè)存儲器存儲周期為500ns，單元刷新間隔是2ms。在2ms單元刷新間隔時間內(nèi)，集中對128行刷新一遍，所需時間128×500ns=64μs，其余時間則用于訪問操作。在內(nèi)部刷新時間（64μs）內(nèi)，不允許訪存，這段時間被稱為死時間。第三十頁，共九十頁，編輯于2023年，星期二分散式刷新在任何一個存儲周期內(nèi)，分為訪存和刷新兩個子周期。訪存時間內(nèi)，供CPU和其他主設(shè)備訪問。在刷新時間內(nèi)，對DRAM的某一行刷新。存儲周期為存儲器存儲周期的兩倍，即500ns×2＝1μs。刷新周期縮短，為128×1μs＝128μs。在2ms的單元刷新間隔時間內(nèi)，對DRAM刷新了2ms÷128μs遍。第三十一頁，共九十頁，編輯于2023年，星期二異步刷新采取折中的辦法，在2ms內(nèi)分散地把各行刷新一遍。避免了分散式刷新中不必要的多次刷新，提高了整機速度；同時又解決了集中式刷新中“死區(qū)”時間過長的問題。刷新信號的周期為2ms/128=15.625μs。讓刷新電路每隔15μs產(chǎn)生一個刷新信號，刷新一行。異步式刷新第三十二頁，共九十頁，編輯于2023年，星期二（4）DRAM存儲器的特點使用半導體器件中分布電容上有無電荷來表示0和1代碼。電源不掉電的情況下，信息也會丟失，因此需要不斷刷新。存取速度慢，集成度高（容量大），價格低。常用作內(nèi)存條。第三十三頁，共九十頁，編輯于2023年，星期二3、SRAM和DRAM的對比比較內(nèi)容SRAMDRAM存儲信息0和1的方式雙穩(wěn)態(tài)觸發(fā)器極間電容上的電荷電源不掉電時信息穩(wěn)定信息會丟失刷新不需要需要集成度低高容量小大價格高低速度快慢適用場合Cache主存第三十四頁，共九十頁，編輯于2023年，星期二二、只讀存儲器ROMMROMPROMEPROME2PROMFlashMemory第三十五頁，共九十頁，編輯于2023年，星期二幾種非易失性存儲器的比較存儲器類別擦除方式能否單字節(jié)修改寫機制MROM只讀不允許否掩膜位寫PROM寫一次讀多次不允許否電信號EPROM寫多次讀多次紫外線擦除，脫機改寫否電信號E2PROM寫多次讀多次電擦除，在線改寫能電信號FlashMemory寫多次讀多次電擦除，在線改寫否電信號第三十六頁，共九十頁，編輯于2023年，星期二5.3主存儲器與CPU的連接

背景知識——存儲芯片簡介

存儲器容量擴展的三種方法

主存儲器與CPU的連接一二三第三十七頁，共九十頁，編輯于2023年，星期二一、背景知識——存儲芯片簡介存儲芯片的引腳封裝第三十八頁，共九十頁，編輯于2023年，星期二二、存儲器容量擴展的三種方法3、字位擴展2、字擴展1、位擴展從字長和字數(shù)方向擴展從字長方向擴展從字數(shù)方向擴展第三十九頁，共九十頁，編輯于2023年，星期二1、位擴展要求：用1K×4位的SRAM芯片1K×8位的SRAM存儲器第四十頁，共九十頁，編輯于2023年，星期二1、位擴展容量=210×8位舉例驗證:

讀地址為0的存儲單元的內(nèi)容第四十一頁，共九十頁，編輯于2023年，星期二1、位擴展要點：（1）芯片的地址線A、讀寫控制信號WE#、片選信號CS#分別連在一起；（2）芯片的數(shù)據(jù)線D分別對應(yīng)于所搭建的存儲器的高若干位和低若干位。第四十二頁，共九十頁，編輯于2023年，星期二2、字擴展要求：用1K×８位的SRAM芯片2K×8位的SRAM存儲器第四十三頁，共九十頁，編輯于2023年，星期二2、字擴展分析地址：A10用于選擇芯片A9~A0用于選擇芯片內(nèi)的某一存儲單元第四十四頁，共九十頁，編輯于2023年，星期二2、字擴展容量=211×8位舉例驗證:讀地址為0的存儲單元的內(nèi)容讀地址為10…0的存儲單元的內(nèi)容第四十五頁，共九十頁，編輯于2023年，星期二2、字擴展要點：（1）芯片的數(shù)據(jù)線D、讀寫控制信號WE#分別連在一起;（2）存儲器地址線A的低若干位連接各芯片的地址線;（3）存儲器地址線A的高若干位作用于各芯片的片選信號CS#。第四十六頁，共九十頁，編輯于2023年，星期二3、字位擴展需擴展的存儲器容量為M×N位,已有芯片的容量為L×K位(L<M,K<N)用M/L組芯片進行字擴展;每組內(nèi)有N/K個芯片進行位擴展。第四十七頁，共九十頁，編輯于2023年，星期二1、根據(jù)CPU芯片提供的地址線數(shù)目，確定CPU訪存的地址范圍，并寫出相應(yīng)的二進制地址碼；2、根據(jù)地址范圍的容量，確定各種類型存儲器芯片的數(shù)目和擴展方法；3、分配CPU地址線。CPU地址線的低位（數(shù)量＝存儲芯片的地址線數(shù)量）直接連接存儲芯片的地址線；CPU高位地址線皆參與形成存儲芯片的片選信號；4、連接數(shù)據(jù)線、R/W#等其他信號線，MREQ#信號一般可用作地址譯碼器的使能信號。需要說明的是，主存的擴展及與CPU連接在做法上并不唯一，應(yīng)該具體問題具體分析三、主存儲器與CPU的連接第四十八頁，共九十頁，編輯于2023年，星期二例5－1例5-1：設(shè)CPU有16根地址線，8根數(shù)據(jù)線，并用MREQ#作訪存控制信號（低電平有效），用R/W#作讀/寫控制信號（高電平為讀，低電平為寫）。現(xiàn)有下列存儲芯片：1K*4位SRAM；4K*8位SRAM；8K*8位SRAM；2K*8位ROM；4K*8位ROM；8K*8位ROM；及3：8譯碼器和各種門電路。要求：主存的地址空間滿足下述條件：最小8K地址為系統(tǒng)程序區(qū)（ROM區(qū)），與其相鄰的16K地址為用戶程序區(qū)（RAM區(qū)），最大4K地址空間為系統(tǒng)程序區(qū)（ROM區(qū)）。請畫出存儲芯片的片選邏輯，存儲芯片的種類、片數(shù)畫出CPU與存儲器的連接圖。第四十九頁，共九十頁，編輯于2023年，星期二解：首先根據(jù)題目的地址范圍寫出相應(yīng)的二進制地址碼。第五十頁，共九十頁，編輯于2023年，星期二解題第二步：選擇芯片最小8K系統(tǒng)程序區(qū)←8K*8位ROM，1片16K用戶程序區(qū)←8K*8位SRAM，2片；4K系統(tǒng)程序工作區(qū)←4K*8位SRAM，1片。第三步，分配CPU地址線。CPU的低13位地址線A12~A0與1片8K*8位ROM和兩片8K*8位SRAM芯片提供的地址線相連；將CPU的低12位地址線A11~A0與1片4K*8位SRAM芯片提供的地址線相連。第四步，譯碼產(chǎn)生片選信號。第五十一頁，共九十頁，編輯于2023年，星期二第五十二頁，共九十頁，編輯于2023年，星期二例5－2例5-2：設(shè)有若干片256K×8位的SRAM芯片，問如何構(gòu)成2048K×32位的存儲器？需要多少片RAM芯片？該存儲器需要多少根地址線？畫出該存儲器與CPU連接的結(jié)構(gòu)圖，設(shè)CPU的接口信號有地址信號、數(shù)據(jù)信號、控制信號MREQ#和R/W#。解：采用字位擴展的方法。SRAM芯片個數(shù)：2048K/256K×32/8=32片每4片一組進行位擴展，共8組芯片進行字擴展片選：該存儲器需要21條地址線A20～A0，其中高3位用于芯片選擇接到74LS138芯片的CBA，低18位接到存儲器芯片地址。MREQ#：作為譯碼器的使能信號。第五十三頁，共九十頁，編輯于2023年，星期二第五十四頁，共九十頁，編輯于2023年，星期二5.4高速存儲器解決問題：彌補CPU與主存速度上的差異。從存儲器角度，解決問題的有效途徑：主存采用更高速的技術(shù)來縮短存儲器的讀出時間，或加長存儲器的字長；采用并行操作的多端口存儲器；在CPU和主存之間加入一個高速緩沖存儲器（Cache），以縮短讀出時間；在每個存儲器周期中存取幾個字（多體交叉存儲）。第五十五頁，共九十頁，編輯于2023年，星期二5.4高速存儲器

雙端口存儲器

多體交叉存儲器

相聯(lián)存儲器一二三第五十六頁，共九十頁，編輯于2023年，星期二特點：同一個存儲器具有兩組相互獨立的讀寫控制線路，允許兩個獨立的CPU或控制器同時異步地訪問存儲單元，是一種高速工作的存儲器。其最大的特點是存儲數(shù)據(jù)共享。結(jié)構(gòu)特點：具有左右兩個端口，每一個端口都有自己的片選控制信號和輸出使能控制信號。訪問沖突：當左端口和右端口的地址不相同時，在兩個端口上同時進行讀寫操作，不會發(fā)生沖突。若左、右端口同時訪問相同的存儲單元，則會發(fā)生讀寫沖突。解決方法：判斷邏輯決定對哪個端口優(yōu)先進行讀寫操作，而暫時關(guān)閉另一個被延遲的端口，即置其忙信號BUSY#=0。一、雙端口存儲器第五十七頁，共九十頁，編輯于2023年，星期二2K×16位雙端口存儲器IDT7133的邏輯框圖第五十八頁，共九十頁，編輯于2023年，星期二二、多體交叉存儲器

特點：通過改進主存的組織方式，在不改變存儲器存取周期的情況下，提高存儲器的帶寬。結(jié)構(gòu)特點：多體交叉存儲器由M個的存儲體（或稱存儲模塊）組成，每個存儲體有相同的容量和存取速度，又有各自獨立的地址寄存器、地址譯碼器、讀寫電路和驅(qū)動電路。編址方法：交叉編址，即任何兩個相鄰地址的物理單元不屬于同一個存儲體，一般在相鄰的存儲體中；同一個存儲體內(nèi)的地址都是不連續(xù)的。第五十九頁，共九十頁，編輯于2023年，星期二順序編址

第六十頁，共九十頁，編輯于2023年，星期二交叉編址第六十一頁，共九十頁，編輯于2023年，星期二第六十二頁，共九十頁，編輯于2023年，星期二訪問：CPU同時送出的M個地址，只要他們分屬于M個存儲體，訪問就不會沖突；由存儲器控制部件控制它們分時使用數(shù)據(jù)總線進行信息傳遞。適合采用流水線方式并行存取，雖然每個存儲體的存儲周期沒變，但是當CPU連續(xù)訪問一個字塊時，可以大大提高存儲器的帶寬。二、多體交叉存儲器第六十三頁，共九十頁，編輯于2023年，星期二二、多體交叉存儲器第六十四頁，共九十頁，編輯于2023年，星期二特點：按內(nèi)容訪問的存儲器，即在相聯(lián)存儲器中，一個字是通過它的部分內(nèi)容而不是它的地址進行檢索的。適用于快速查詢的場合。三、相聯(lián)存儲器第六十五頁，共九十頁，編輯于2023年，星期二相聯(lián)存儲器的基本組成相聯(lián)存儲器檢索舉例第六十六頁，共九十頁，編輯于2023年，星期二5.5高速緩沖存儲器CacheCache二五三四一Cache的基本原理主存與Cache的地址映射方式替換算法寫策略Cache的多層次設(shè)計第六十七頁，共九十頁，編輯于2023年，星期二一、Cache的基本原理Cache的工作原理Cache的特點Cache的命中率123第六十八頁，共九十頁，編輯于2023年，星期二1、Cache的特點Cache是指位于CPU和主存之間的一個高速小容量的存儲器，一般由SRAM構(gòu)成。Cache功能：用于彌補CPU和主存之間的速度差異，提高CPU訪問主存的平均速度。設(shè)置Cache的理論基礎(chǔ)，是程序訪問的局部性原理。Cache的內(nèi)容是主存部分內(nèi)容的副本，Cache的功能均由硬件實現(xiàn)，對程序員是透明的。第六十九頁，共九十頁，編輯于2023年，星期二2、Cache的工作原理Cache、主存與CPU的關(guān)系Cache的速度比主存快5－10倍。第七十頁，共九十頁，編輯于2023年，星期二Cache的原理圖第七十一頁，共九十頁，編輯于2023年，星期二CPU在讀寫存儲器時，Cache控制邏輯首先要依據(jù)地址來判斷這個字是否在Cache中，若在Cache中，則稱為“命中”；若不在，則稱為“不命中”。針對命中/不命中、讀/寫操作，Cache的處理是不同的：讀命中：立即從Cache讀出送給CPU；讀不命中：通常有兩種解決方法：A）將主存中該字所在的數(shù)據(jù)塊復制到Cache中，然后再把這個字傳送給CPU；B）把此字從主存讀出送到CPU，同時，把包含這個字的數(shù)據(jù)塊從主存中讀出送到Cache中。Cache的讀寫操作第七十二頁，共九十頁，編輯于2023年，星期二寫不命中：直接將該字寫入主存中，且不再調(diào)入Cache；寫命中：通常也有兩種方法進行處理：寫貫穿方法：同時對Cache和主存進行寫操作；寫回：只寫Cache，僅當此Cache塊被替換時，才將該塊寫入主存Cache的讀寫操作第七十三頁，共九十頁，編輯于2023年，星期二3、Cache的命中率命中率指CPU訪問主存數(shù)據(jù)時，命中Cache的次數(shù)，占全部訪問次數(shù)的比率；失效率就指不命中Cache的次數(shù)，占全部訪問次數(shù)的比率。命中率h取決于程序的行為、Cache的容量、組織方式、塊大小。在一個程序執(zhí)行期間，設(shè)Nc表示Cache完成存取的總次數(shù)，Nm表示主存完成存取的總次數(shù)，則命中率：若tc表示Cache的訪問時間，tm表示主存的訪問時間，則Cache/主存系統(tǒng)的平均訪問時間ta為：Cache/主存系統(tǒng)的訪問效率e:第七十四頁，共九十頁，編輯于2023年，星期二二、主存與Cache的地址映射方式討論的問題：如何根據(jù)主存地址，判斷Cache有無命中并變換為Cache的地址，以便執(zhí)行讀寫。有三種地址映射方式：討論前提：Cache的數(shù)據(jù)塊稱為行，主存的數(shù)據(jù)塊稱為塊，行與塊是等長的；主存容量為2m塊，Cache容量為2c行，每個字塊中含2b字。

直接映射1

全相聯(lián)映射2

組相聯(lián)映射3第七十五頁，共九十頁，編輯于2023年，星期二1、直接映射特點：是一種多對一的映射關(guān)系：主存的第i塊一定映射到Cache的第j行，且：優(yōu)點：映射方式簡單，易實現(xiàn)。缺點：機制不靈活，Cache命中率低。第七十六頁，共九十頁，編輯于2023年，星期二標記K：第七十七頁，共九十頁，編輯于2023年，星期二2、全相聯(lián)映射特點：是多對多的映射關(guān)系：對于主存的任何一塊均可以映射到Cache的任何一行。優(yōu)點：機制靈活，命中率高。缺點：比較器電路難于設(shè)計和實現(xiàn)，因此只適合于小容量的Cache。第七十八頁，共九十頁，編輯于2023年，星期二第七十九頁，共九十頁，編輯于2023年，星期二3、組相聯(lián)映射特點：將Cache的行分成2c-r組，每組2r行。主存的字塊存放到Cache中的哪個組是固定的，至于映射到該組哪一行是靈活的，即有如下函數(shù)關(guān)系：

其中0≤k≤2r-1優(yōu)點：大大增加了映射的靈活性，主存中一塊可映射到Cache的2r塊，提高了命中率。每次比較只是進行2r路比較，r較小時，硬件開銷不是很大。組相聯(lián)映像通常采用2路、4路和8路比較，即取r=1,r=2,r=3。第八十頁，共九十頁，編輯于2023年，星期二第八十一頁，共九十頁，編輯于2023年，星期二1、隨機替換算法2、先進先出算法（FIFO）3、最近最少使用算法（LRU）該算法統(tǒng)計哪一個Cache行是近段時間使用次數(shù)最少的Cache行，需替換時就將它替換出去。LRU替換算法可以通過為每個Cache行設(shè)置一個計數(shù)器來實現(xiàn)LRU替換算法，Cache每命中一次，命中行的計數(shù)器被清零，其他行的計數(shù)器加1，需要替換的話，就將計數(shù)器值最大的行替換出去。三、替換算法第八十二頁，共九十頁，編輯于2023年，星期二四、寫策略常用的寫策略通常有寫貫穿和寫回兩種寫貫穿策略當CPU寫Cache命中時，所有寫操作既對Cache也對主存進行；當CPU寫Cache不命中時，直接寫主存，有兩種做法：其一，不將該數(shù)據(jù)所在的塊拷貝到Cache行，稱為WTNWA法；其二，將該數(shù)據(jù)所在塊拷貝到Cache的某行，稱為