第十四章版圖設(shè)計(jì)2023/7/202023/7/202023/7/20共85頁(yè)3

微電子工藝流程簡(jiǎn)介

主要介紹N阱CMOS工藝流程，用到的wafer是p型襯底，要用nWELL來(lái)構(gòu)建p溝器件，而n型MOS管就構(gòu)建在p襯底上。2023/7/20共85頁(yè)4第一張mask定義為n-well

mask離子注入：制造nwell。2023/7/20共85頁(yè)5第二張mask定義為activemask。有源區(qū)用來(lái)定義管子的柵以及允許注入的p型或者n型擴(kuò)散的源漏區(qū)。2023/7/20共85頁(yè)6第三張mask為polymask：包含了多晶硅柵以及需要腐蝕成的形狀。2023/7/20共85頁(yè)7第四張mask定義為n＋mask，用來(lái)定義需要注入n＋的區(qū)域。2023/7/20共85頁(yè)8第五張mask是p＋mask。

p＋在Nwell中用來(lái)定義PMOS管。2023/7/20共85頁(yè)9第六張mask就是定義接觸孔。腐蝕SiO2到需要接觸的層的表面。其次要能夠使金屬接觸到擴(kuò)散區(qū)或者多晶硅區(qū)。2023/7/20共85頁(yè)10第七張mask就是金屬1（metal1）。需要選擇性刻蝕出電路所需要的連接關(guān)系。0.35umCMOS的工藝層2023/7/20Fig.MET5&MVIA5patternP-subNWELLPWELLN-PKTP-PKTP-N-N+STIP+PETEOSTiSi2SiNUSGPSGWTi/TiNWWMET1MVIA1MET2MET3MET4MVIA2MVIA3MVIA4IMD2IMD3IMD4IMD1SiNPSGMET5Pad版圖設(shè)計(jì)版圖(Layout)它包含了集成電路尺寸、各層拓?fù)涠x等器件相關(guān)的物理信息數(shù)據(jù)。設(shè)計(jì)規(guī)則是如何向電路設(shè)計(jì)及版圖設(shè)計(jì)工程師精確說(shuō)明工藝線的加工能力，就是設(shè)計(jì)規(guī)則描述的內(nèi)容。包括幾何設(shè)計(jì)規(guī)則、電學(xué)設(shè)計(jì)規(guī)則、布線規(guī)則。設(shè)計(jì)規(guī)則是各集成電路制造廠家根據(jù)本身的工藝特點(diǎn)和技術(shù)水平而制定的。因此不同的工藝，就有不同的設(shè)計(jì)規(guī)則。掩膜上的圖形決定著芯片上器件或連接物理層的尺寸。因此版圖上的幾何圖形尺寸與芯片上物理層的尺寸直接相關(guān)。2023/7/20

版圖幾何設(shè)計(jì)規(guī)則

版圖設(shè)計(jì)規(guī)則：是指為了保證電路的功能和一定的成品率而提出的一組最小尺寸，如最小線寬、最小可開孔、線條之間的最小間距。設(shè)計(jì)規(guī)則反映了性能和成品率之間可能的最好的折衷。規(guī)則越保守，能工作的電路就越多(即成品率越高)。描述幾何設(shè)計(jì)規(guī)則的方法：微米規(guī)則和λ規(guī)則。2023/7/20層次與層次標(biāo)記把設(shè)計(jì)過(guò)程抽象成若干易于處理的概念性版圖層次，這些層次代表線路轉(zhuǎn)換成硅芯片時(shí)所必需的掩模圖形。層次表示

含義

標(biāo)示圖

Nwell

N阱層

Active

N+或P+有源區(qū)層

Poly

多晶硅層

Contact

接觸孔層

Metal

金屬層

Pad

焊盤鈍化層

2023/7/202023/7/202023/7/20N阱設(shè)計(jì)規(guī)則2023/7/20編號(hào)描述尺寸(μm)目的與作用1.1N阱最小寬度10.0保證光刻精度和器件尺寸1.2N阱最小間距10.0防止不同電位阱間干擾1.3N阱內(nèi)N阱覆蓋P+2.0保證N阱四周的場(chǎng)注N區(qū)環(huán)的尺寸1.4N阱到N阱外N+距離8.0減少閂鎖效應(yīng)P+、N+有源區(qū)設(shè)計(jì)規(guī)則2023/7/20編號(hào)描述尺寸目的與作用2.1P+、N+有源區(qū)寬度3.5保證器件尺寸，減少窄溝道效應(yīng)2.2P+、N+有源區(qū)間距3.5減少寄生效應(yīng)Poly層的設(shè)計(jì)規(guī)則2023/7/20編號(hào)描述尺寸目的與作用3.1多晶硅最小寬度3.0保證多晶硅線的必要電導(dǎo)3.2多晶硅間距2.0防止多晶硅聯(lián)條3.3與有源區(qū)最小外間距1.0保證溝道區(qū)尺寸3.4多晶硅伸出有源區(qū)1.5保證柵長(zhǎng)及源、漏區(qū)的截?cái)?.5與有源區(qū)最小內(nèi)間距3.0保證電流在整個(gè)柵寬范圍內(nèi)均勻流動(dòng)Contact層的設(shè)計(jì)規(guī)則2023/7/20編號(hào)描述尺寸目的與作用4.1接觸孔大小2.0x2.0保證與鋁布線的良好接觸4.2接觸孔間距2.0保證良好接觸4.3多晶硅覆蓋孔1.0防止漏電和短路4.4有源區(qū)覆蓋孔1.5防止PN結(jié)漏電和短路4.5有源區(qū)孔到柵距離1.5防止源、漏區(qū)與柵短路4.6多晶硅孔到有源區(qū)距離1.5防止源、漏區(qū)與柵短路4.7金屬覆蓋孔1.0保證接觸，防止斷條Metal層的設(shè)計(jì)規(guī)則2023/7/20編號(hào)描述尺寸目的與作用5.1金屬寬度2.5保證鋁線的良好電導(dǎo)5.2金屬間距2.0防止鋁條短路Pad層的設(shè)計(jì)規(guī)則2023/7/20編號(hào)描述尺寸目的與作用6.1最小焊盤大小90封裝、邦定需要6.2最小焊盤邊間距80防止信號(hào)之間串?dāng)_6.3最小金屬覆蓋焊盤6.0保證良好接觸6.4焊盤外到有源區(qū)最小距離25.0提高可靠性需要

電學(xué)設(shè)計(jì)規(guī)則

電學(xué)設(shè)計(jì)規(guī)則給出的是由具體的工藝參數(shù)抽象出的電學(xué)參數(shù)，是電路與系統(tǒng)設(shè)計(jì)模擬的依據(jù)。不同的工藝線和工藝流程，電學(xué)參數(shù)有所不同。描述內(nèi)容：晶體管模型參數(shù)、各層薄層電阻、層與層間的電容等。幾何設(shè)計(jì)規(guī)則是圖形編輯的依據(jù)，電學(xué)設(shè)計(jì)規(guī)則是分析計(jì)算的依據(jù)。2023/7/20完成一個(gè)反相器的版圖設(shè)計(jì)2023/7/202023/7/202023/7/202023/7/202023/7/202023/7/202023/7/202023/7/202023/7/20共85頁(yè)33

版圖設(shè)計(jì)中的相關(guān)主題AntennaEffectDummy的設(shè)計(jì)GuardRing保護(hù)環(huán)的設(shè)計(jì)Match的設(shè)計(jì)2023/7/20共85頁(yè)34AntennaEffect原因：大片面積的同層金屬。導(dǎo)致：收集離子，提高電勢(shì)。結(jié)果：使氧化層擊穿。解決如下：2023/7/20共85頁(yè)35MOSdummy在MOS兩側(cè)增加dummypoly。添加dummy管，可以提供更好的環(huán)境一致性。2023/7/20共85頁(yè)36RESdummy類似于MOSdummy方法增加dummy，有時(shí)會(huì)在四周都加上。2023/7/20共85頁(yè)37CAPdummy2023/7/20共85頁(yè)38Interconnect關(guān)鍵走線與左右或上下走線的屏蔽采用相同層或中間層連接VSS來(lái)處理。也可增大兩者間的間距來(lái)減少耦合。2023/7/20共85頁(yè)39

GuardRing的設(shè)計(jì)2023/7/20共85頁(yè)40深阱guardring提供深阱工藝（DNW），可以用來(lái)有效隔離不同模塊間的噪聲。這種隔離保護(hù)技術(shù)只應(yīng)用在1.8V情況下。且只對(duì)NMOS管進(jìn)行保護(hù)。2023/7/20共85頁(yè)41MOS的match對(duì)于大的寬長(zhǎng)比的MOS管，常采用多指結(jié)構(gòu)，降低柵電阻，減少噪聲，提高工作的頻率。但是過(guò)多的fingers則是不利的。2023/7/20共85頁(yè)42MOS管的對(duì)稱性差分對(duì)管：2023/7/20共85頁(yè)43一維中心對(duì)稱的MOS管layoutLEF

LEF文件是cell幾何信息庫(kù)的文件格式，根據(jù)LEF文件的信息決定怎樣布局，怎樣走線，怎樣生成通孔等等。由生產(chǎn)廠商提供。由Cadence的工具Virtuoso的Abstract生成。2023/7/202023/7/202023/7/202023/7/202023/7/202023/7/20一個(gè)Cell的Abstract2023/7/202023/7/20TLF文件2023/7/20第二部分自動(dòng)布局布線2023/7/20導(dǎo)入文件2023/7/20放置I/O2023/7/20加Block2023/7/20加Ring2023/7/202023/7/20加Stripes2023/7/20Placecells2023/7/202023/7/20生成時(shí)序文件2023/7/20寄生參數(shù)提取2023/7/20時(shí)序分析2023/7/202023/7/20生成時(shí)鐘樹文件2023/7/20調(diào)試的方法insertanddeletebuffersupsizeanddownsizecellschangecellposition

2023/7/20布線2023/7/20基本布線方式2023/7/20布時(shí)鐘2023/7/20