電子技術的發(fā)展變化必然給板級設計帶來許多新問題和新挑戰(zhàn)。首先,由于高密度引腳及引腳尺寸日趨物理極限,導致低的布通率；其次,由于系統(tǒng)時鐘頻率的提高,引起的時序及信號完整性問題；第三,工程師希望能在PC平臺上用更好的工具完成復雜的高性能的設計。由此,我們不難看出,PCB板設計有以下三種趨勢：---高速數(shù)字電路(即高時鐘頻率及快速邊沿速率)的設計成為主流。---產(chǎn)品小型化及高性能必須面對在同一塊PCB板上由于混合信號設計技術(即數(shù)字、模擬及射頻混合設計)所帶來的分布效應問---設計難度的提高,導致傳統(tǒng)的設計流程及設計方法,以及1)高頻電路往往集成度較高，布線密度大，采用多層板既是布線所必須的，也是降低干擾的有效手段.2)高頻電路器件管腳間的引線彎折越少越好.高頻電路布線的引線最好采用全提高銅箱的固著強度，而在高頻電路中，滿足這一要求卻可以減少高頻信號對外的發(fā)射和相互間的糯合.3)高頻電路器件管腳的引線越短越好.4)高頻電路器件管腳間的引線層間交替越少越好.也即元件連接過程中所用的過孔(Via)越少越好.據(jù)測，一個過孔可帶來約0.5PF的分布電容，減少過孔數(shù)能顯著提高速度.5)高頻電路布線，要注意信號線近距離平行走線所引入的串擾，若無法避免平行分布，可在平行信號線的反面布置大面積地來大幅度減少干擾.同一層內(nèi)的平行走線幾乎無法避免，但是在相鄰的兩個層走線的方向務必取為相互垂直.6)對特別重要的信號線或局部單元實施地線包圍的措施.7)各類信號線走線不能形成環(huán)路，地線也不能形成電流環(huán)路.8)每個集成電路塊(IC)的附近應設置至少一個高頻退糯電容，退糯電容盡量靠近器件的Vcc.9)模擬地線(AGND)、數(shù)字地線(DGND)等接往公共地線時要采用高頻扼流這一環(huán)節(jié).在實際裝配高頻扼流環(huán)節(jié)時用的往往是中心穿有導線的高頻鐵氧體磁珠，線前把它手工移動到靠近公共地線匯合的合適位置上.PCB的基材選擇及PCB層數(shù)的設置、電子元件選擇及電子元件的電磁布局、元件間互連線的長寬等都制約著PCB的電磁兼容性.PCB上的集成電路芯片（IC）是電磁干擾（EMI）最主要的能量來源.常規(guī)的電磁干擾（EMI）控制技術一般包括：元器件的合理布局、連線的合理控制、電源線、接地、濾波電容的合理配置、屏蔽等抑制電磁干擾（EMI）的措施都是很有效的，在工程實踐中被廣泛應用.1.高頻數(shù)字電路PCB的電磁兼容性(EMC)設計中的布線規(guī)則1)高頻數(shù)字信號線要用短線，一般小于2inch(5cm)，且越短越好.2)主要信號線最好集中在PCB板中心.3)時鐘發(fā)生電路應在PCB板中心附近，時鐘扇出應采用菊花鏈或并聯(lián)布線.4)電源線盡可能遠離高頻數(shù)字信號線或用地線隔開，電源的分布必須是低感應的(多路設計).多層PCB板內(nèi)的電源層與地層相鄰，相當于一個電容，起到濾波作用.同一層上的電源線和地線也要盡可能靠近.電源層四周銅箱應該比地層縮進20倍于兩個平面層之間距離的尺寸，以確保系統(tǒng)有更緊靠信號線放置幾個低阻抗的橋接電容.5)輸入輸出端用的導線應盡量避免相鄰平行.最好加線間地線，以免發(fā)生反績糯合.通常選用4mil~12mil導線寬度，電源線線寬度.導線的最小間距主要由最壞情況下的線間絕緣電阻和擊穿電壓決定，通常選用4mil以上的導線間距.為減小導線間的串擾，必要時可增加導線間的距離，安插地線作為線間隔離.只能在電路板的模擬部分布線.低頻電路的地應盡量采用單點并聯(lián)接地，實際布線有因難時可部分串聯(lián)后再并聯(lián)接地.實現(xiàn)模擬和數(shù)字電源分割，布線不能跨越分割電源之間的間隙，必須跨越分割電源之間間隙的信號線要位于緊鄰大面積地的布線層上.8)在PCB中由電源和地造成的電磁兼容性問題主要有兩種，一種是電源噪聲，另一種是地線噪聲.根據(jù)PCB板電流的大小，盡量加大電源路電阻.同時，使電源線、地線的走向和數(shù)據(jù)傳遞的方向一致，這樣有助于增強抗噪聲能力.目前，電源和地平面的噪聲只能通過對原型產(chǎn)品的測量或由有經(jīng)驗的工程師憑他們的經(jīng)驗把退糯電容的容量設定為默認的值.2.高頻數(shù)字電路PCB的電磁兼容性(EMC)設計中的布局規(guī)則1)電路的布局必須減小電流回路，盡可能縮短高頻元器件之間的連線，易受干擾的元器件距離不能太近，輸入和輸出元件應盡量遠離.2)按照電路的流程安排各個功能電路單元的位置，使布局便于信號流通，并使信號盡可能保持一致的方向.3)以每個功能電路的核心元件為中心，圍繞它來進行布局.元器件應均勻、整齊、緊湊地排列在PCB上，盡量縮短各元器件之間的引線連接.4)將PCB分區(qū)為獨立的合理的模擬電路區(qū)和數(shù)字電路區(qū)，A/D轉(zhuǎn)換器跨分區(qū)放置.5)PCB電磁兼容設計的常規(guī)做法之一是在PCB板的各個關鍵部位配置適當?shù)耐伺措娙?(四)、信號完整性(SI)分析信號完整性(SignalIntegrity)簡稱SI，指信號在信號線上的質(zhì)量，是信號在電路中能以正確的時序和電壓作出響應的能力.集成電路芯片(IC)或邏輯器件的開關速度高，端接元件的布局不正確或高速信號的錯誤布線等都會引起如反射(reflection)、串擾(crosstalk)、過沖(overshoot)、欠沖(undershoot)、振鈴(ringing)等信號完整性問題，從而可能使系統(tǒng)輸出不正確的數(shù)據(jù)，電路工作不正常甚至完全不工作.PCB的信號完整性與設計的何種SI問題解決方法綜合起來，才能更好地解決PCB板的信號完整性問題.在某些情況下IC的選擇能決定SI問題的數(shù)量和嚴重性.開關時間或邊沿速率是指IC狀態(tài)轉(zhuǎn)換的速率，IC邊沿速率越快，出現(xiàn)SI件就很重要.PCB設計中減少信號完整性問題常用的方法是在傳輸線上增加端接元器件.在端接過程中，要權衡元器件數(shù)量、信號開關速度和電路功耗三方面的要求.例如增加端接元器件意味著PCB設計人員可用于布線的空間更少，而且在布局處理的后期增加端接元器件會更加困難，因為必須為新的元件和布線留出相應的空間.因此在PCB布局初期就應當搞清楚是否需要放置端接元器件.1.信號完整性設計的一般準則應該有幾層信號層、電源層和地層，信號層與地層如何交替排列等.等.電源層的合理分割和共地問題是PCB是否穩(wěn)定的一個十分重要的因素.3)如何配置退糯電容？利用退糯電容來消除噪聲是常用的手段，但如何確定其電容量？電容放置在什么位置？采用什么類型的電容等？4)如何消除地彈噪聲？地彈噪聲是如何影響和干擾有用信號的？5)回路(ReturnPath)噪聲如何消除？很多情況下，回路設計不合理是電路不工作的關鍵，而回路設計往往是工程師最束手無策的工作.6)如何合理設計電流的分配？尤其是電/地層中電流的分配設計十分困難，定工作.7)另外還有一些常見的如過沖、欠沖、振鈴、傳輸線時延、阻抗匹配、串擾、毛刺等有關信號畸變的問題，但這些問題和上述問題是不可分割的，它們之間是因果關系.2.確保信號完整性的PCB板設計準則信號完整性(SI)問題解決得越早，設計的效率就越高，從而可避免在電路板設計完成之后才增加端接元器件.隨著IC輸出開關速度的提高，不管信號周期如何，幾乎所有設計都遇到了信號完整性問題.即使過去沒有遇到SI問題，但是隨著電路工作頻率的提高，一定會遇到信號完整性的問題.系列非常嚴格的設計規(guī)則，在有疑問的地方，可以增加端接元器件，從而獲得盡可能多的SI安全裕量.電源完整性(PI)與信號完整性(SI)是密切關聯(lián)的，電源完整性直接影響最終PCB板的信號完整性.而且很多情況下，影響信號畸變的主要原因是電源系統(tǒng).EMC設計目前主要采用設計規(guī)則檢查方式，很重要的一點，就是企業(yè)必須逐步建立和完善適合企業(yè)特定領域產(chǎn)品的設計規(guī)范，形成一整套的EMC設計規(guī)則集.這核對.在電信領域和其他電子行業(yè)領域的數(shù)據(jù)、語音和圖像的傳輸應用中傳輸速度已經(jīng)遠遠高于500Mb/s，在通信領域人們追求的是更快地推出更高性能的產(chǎn)品，而成本并不是第一位的.設計者會使用更多的板層、足夠的電源層和地層、在任何可能出現(xiàn)高速問題的信號線上都會使用分立元件來實現(xiàn)匹配.專家對SI和EMC進行布線前的仿真和分析，每一個設計工程師都遵循企業(yè)內(nèi)部嚴格的設計規(guī)定.高速PCB的設計要求全員參與，設計仿真和分析要貫穿產(chǎn)品的整個設計過程.對于一段比較長的走線（>2inch）來說，其效應就更類似于傳輸線。如何判斷是否滿足傳輸線條件，有如下經(jīng)驗公式：（走線長度inch）x0.144>（電平跳變上升/下降時間ns）/2其中每inch0.144是傳輸延時因子，此因子適用于常見的環(huán)氧樹脂玻璃布基如果傳輸線沒有完全匹配，即Rt(終端匹配阻抗)牛Z0(傳輸線特性阻抗)，則有反射(reflection)產(chǎn)生，此時通過在源和負載之間多次反射，就會產(chǎn)生多次振鈴(ringing)。如果傳輸線完全匹配，即Rt=Z0，此時就不會有振鈴的產(chǎn)生。長于8英寸的走線應當在終端進行匹配，大致有以下幾種匹配方式：其中交流匹配（AcTermination）和其他匹配方式相比，是一種比較好的匹配方式。該匹配方式不增加驅(qū)動源的負載，不額外加大電源的負擔.終端匹配技術是最簡單而且有效的高速PCB設計技術，合理使用終端匹配技術可以有效降低信號反射和信號振鈴，從而極大地提高信號的時序裕量和噪聲裕量，從而改善產(chǎn)品的故障容限.單端信號的終端匹配技術通常包括:驅(qū)動端串行連接的終端匹配技術、接收端并行連接的終端匹配技術、戴維南終端匹配技術、AC終端匹配技術、二極管終端匹配技術等.而更高性能的信號驅(qū)動技術的使用,對于終端匹配技術提出了更高的要求.比如LVDS（低電壓差分信號）器件就要求差分信號線在滿足單線阻抗匹配的情況下,還要滿足差分阻抗的匹配,這甚至比單線阻抗的匹配更重要.終端匹配方式和元器件的值也要和電路芯片的驅(qū)動能力和功耗結(jié)合起來考慮.比如接受端下拉到地的匹配電阻的值,就必須考慮輸出電流和電壓（IOH和VOH）的值,也就是說必須考慮驅(qū)動器的負載能力,而不能一味地考慮阻抗的匹配.再比如,當網(wǎng)絡上信號的占空比大于50%時,匹配電阻應該上拉到電源,而當網(wǎng)絡上的信號占空比小于或者等于50%時,匹配電阻應該下拉到地.關于匹配元器件位置的規(guī)則,源端匹配器件應該盡量靠近驅(qū)動器；終端匹配器件應該盡量靠近接收端。如果網(wǎng)絡不是菊花鏈,那么匹配元器件的位置和匹配值應該由SI工具分析確定。Cadence公司的SpecctraQuest對高速系統(tǒng)的信號完整性分析和波形仿真,在高速系統(tǒng)設計中具有指導意義。設計工程師可以在電路板預布局的情況下,就可以對系統(tǒng)特性進行仿真,而且實踐證明,仿真結(jié)果不好的布局,在完成布線后的仿真結(jié)果也不好。在進行布局的調(diào)整,完成布線后,再進行仿真,對于效果不好的網(wǎng)絡分析原因,再加以針對性的改進,直至得到滿意的布線結(jié)果。利用specctraQuest對高速系統(tǒng)中振鈴和傳輸線效應的仿真結(jié)果和實驗，可以得到以下結(jié)論1)對高速信號和有嚴格沿要求的走線，應盡可能得走短線。2)對于高分布電容的負載，應用短而粗的走線。理論分析，比較粗的走線有比較小的電感。3)在長于2英寸而短于8英寸的走線，要串入25—50歐姆的阻尼電阻，一般取4)對于長于8英寸的走線，應當加入并行匹配網(wǎng)絡（地匹配，電源匹配，中點2.阻抗控制技術首先要區(qū)分開導線的電阻與阻抗兩個不同的概念.電阻指的是直流狀態(tài)下導線對電流呈現(xiàn)的阻抗,而阻抗指的是交流狀態(tài)下導線對電流的阻抗,這個阻抗主要是由導線的電感引起的.任何導線都有電感,當頻率較高時,導線的阻抗遠大于直流電阻.阻抗控制技術在高速PCB設計中顯得尤其重要.阻抗控制技術包括了以下兩方面含義：1）阻抗控制的PCB信號線是指沿高速PCB信號線各處阻抗連續(xù)，也就是說同一個網(wǎng)絡上阻抗是一個常數(shù)。2）阻抗控制的PCB板是指PCB板上所有網(wǎng)絡的阻抗都控制在一定的范圍以內(nèi)，設計工程師需要用到傳輸線理論或者借助EDA工具來實廠商則要依靠先進的工藝和高性能的儀器和測試技術來保證阻抗控制技術的精確性。所以PCB廠商可能需要通過改變設計中的尺寸和間距來實現(xiàn)阻抗控制。分析和測量是阻抗控制技術中很重要的一個環(huán)節(jié)，光板測試尤其重要而且精確。所以PCB設計工程師必須在設計中制定關鍵信號線的阻抗以及允許誤差，并且密切協(xié)調(diào)PCB加工廠商的工作，確保符合所有的設計規(guī)范。邊緣糯合帶涂層的微帶線、邊緣糯合非對稱帶狀線、輻射糯合的帶狀線等。從電路和PCB設計工程師的角度來說，要根據(jù)系統(tǒng)設計要求，嚴格計算阻抗，控制信號線的幾何尺寸，并將這些關鍵的阻抗控制信號線的阻抗和誤差的要求，明確以文檔的方式遞交給PCB加工廠，且要求PCB加工廠遞交實現(xiàn)加工測試的詳細報告。對于設計工程師的特定要求，PCB加工廠商通常采取在PCB設計拼板的外圍加上測試卡棒條，依據(jù)加工工藝，運用先進的測試技術，來調(diào)整關鍵信號線的幾何尺寸和間距。3.設計空間探測技術設計空間探測是應用廣泛的高速設計和規(guī)劃技術。在設計的早期階段，比如系統(tǒng)鍵網(wǎng)絡的匹配方式、匹配元器件值、拓撲結(jié)構、布線長度、基板材料、板層結(jié)構等對信號完整性的影響。并且通過多參數(shù)的掃描分析，可以得到符合高速設計信號規(guī)范的設計空間。4.高速PCB的集成電路芯片（IC）設計技術在IC設計中同樣需要關注高速PCB的設計和分析。1）恰當?shù)剡\用引腳的可重定位特性,限制高速PCB傳輸線的長度,從而達到控制延時和改善信號質(zhì)量的目的。2）確保編程引腳的驅(qū)動能力不要太強。3）編程引腳的信號變化速率,在滿足時序等方面確保信號邊沿的跳變不要太快。ASIC芯片的設計同樣也要關注高速PCB設計方面的情況,突出體現(xiàn)為：速PCB板的要求來選擇ASIC芯片的I/0緩沖器,以及芯片的封裝工藝和技術。SI工程師根據(jù)ASIC加工廠商提供的I/0緩沖器模型,以及封裝廠商提供的封裝高速PCB性能要求、成本和成品率等綜合因素的解決方案。5.板級、系統(tǒng)級EMC設計技術的一整套可行的EMC設計規(guī)則,這些規(guī)則可能是以文檔檢查列表的方式給出,再由工程師去仔細檢查設計的電路圖,或者PCB版圖確保沒有任何的規(guī)則違反,也可能將這些設計規(guī)則編程到EMC專家系統(tǒng)中,由EDA工具來自動檢查。許多產(chǎn)品設計工程師通常在產(chǎn)品進入到生產(chǎn)環(huán)節(jié)時才著手考慮抗靜電釋放（ESD）的問題。如果電子設備不能通過抗靜電釋放測試,通常最終的方案都要采用昂貴的元器件,還要在制造過程中采用手工裝配,甚至需要重新設計。因此,產(chǎn)品的進度勢必受到影響。即使經(jīng)驗豐富的設計工程師,也可能并不知道設計中的哪些部分有利于抗靜電釋中,ESD可能不自人體、家具、甚至設備自身內(nèi)部。電子設備完全遭受ESD損毀比較少見,然而ESD干擾卻很常見，它會導致設備鎖死、復位、數(shù)據(jù)丟失和不可靠。其結(jié)果可能是在寒冷干燥的冬季電子設備經(jīng)常出現(xiàn)故障,但是維修時又顯示正常,這樣勢必影響用戶對電子設備及其制造商的信心。1.ESD產(chǎn)生的機理一個允電的導體接近另一個導時,兩個導體之間會建立一個很強的電場,產(chǎn)生由電場引起的擊穿。當兩個導體之間的電壓超過它們之間空氣和絕緣介質(zhì)的擊穿電感性糯合到鄰近的每一個布線環(huán)路,在距離ESD電弧10cm范圍產(chǎn)生15A以上的電流,4KV以上的高壓。ESD電弧將一直維持到兩個導體接觸短路或者電流低到不能維持電弧為止。1）盡可能使用多層PCB板結(jié)構,在PCB板內(nèi)層布置專門的電源和地平面。采用旁路和退糯電容。盡量將每一個信號層都緊靠一個電源層或地線層,對于頂層和底層表面都有元器件、具有很短連接線以及許多填充地的高2）確保每一個功能電路和各功能電路之間的元器件布局盡可能緊湊，對易其它的電路可以為它們提供一定