第8章可編程邏輯器件可編程邏輯器件概述可編程邏輯器件可編程器件的分析與設(shè)計其它的可編程邏輯器件小結(jié)第8章可編程邏輯器件一.可編程邏輯器件概述大規(guī)模集成電路的分類和發(fā)展:

通用型:如:存儲器,微處理器,單片計算機(jī)等專用型:ASIC(ApplicationSpecificIntegratedCircuit)可編程邏輯器件分類:

*按集成度分類

*按結(jié)構(gòu)分類

*按編程工藝分類

*按集成度和結(jié)構(gòu)的復(fù)雜度分類可編程邏輯器件的一般開發(fā)步驟一.可編程邏輯器件概述大規(guī)模集成電路的分類和發(fā)展:可編程邏輯器件（PLD,ProgrammableLogicevice）一、PLD的基本特點(diǎn)數(shù)字集成電路從功能上有分為通用型、專用型兩大類2.PLD的特點(diǎn)：是一種按通用器件來生產(chǎn)，但邏輯功能是由用戶通過對器件編程來設(shè)定的數(shù)字系統(tǒng)可編程邏輯器件（PLD,ProgrammableLogi二、PLD的發(fā)展和分類

PROM是最早的PLDPAL可編程邏輯陣列FPLA現(xiàn)場可編程陣列邏輯GAL通用陣列邏輯EPLD可擦除的可編程邏輯器件FPGA現(xiàn)場可編程門陣列ISP-PLD在系統(tǒng)可編程的PLD二、PLD的發(fā)展和分類可編程邏輯器件概述_集成度按集成度分類:

*低密度可編程邏輯器件(LDPLD)

單片密度<1000門

一般采用:與或陣列,單一區(qū)塊

8-16個左右的輸入/輸出引腳芯片封裝為20-28個引腳

*高密度可編程邏輯器件(HDPLD)

通常采用:與或陣列/查表門陣列,多區(qū)塊

36個以上的輸入/輸出引腳芯片封裝為44腳以上一般有:PROM,PLA,PAL,GAL為低密度可編程邏輯器件

EPLD,CPLD,FPGA為高密度可編程邏輯器件

(GAL22V10_集成度為500-700門__為分水嶺)可編程邏輯器件概述_集成度按集成度分類:可編程邏輯器件概述_結(jié)構(gòu)按結(jié)構(gòu)分類:*PROM,EPROM,EPROM*可編程邏輯陣列PLA——與或陣列可編程*可編程陣列邏輯PAL——與陣列可編程,輸出具有多種結(jié)構(gòu)*通用陣列邏輯GAL——輸出采用邏輯宏單元(OLMC)*可擦除可編程邏輯器件EPLD——基本邏輯單元是宏單元.宏單元由可編程的與或陣列,可編程寄存器和可編程I/O組成*復(fù)雜可編程邏輯器件CPLD——含可編程邏輯宏單元,可編程I/O單元,可編程的內(nèi)部連線等

*現(xiàn)場可編程門陣列FPGA——含可編程邏輯功能塊CLB,可編程I/O模塊IOB,可編程內(nèi)部互連PI可編程邏輯器件概述_結(jié)構(gòu)按結(jié)構(gòu)分類:可編程邏輯器件概述_編程工藝按編程工藝分類

*溶絲和反溶絲編程器件溶絲__編程時在不需要連接處將溶絲溶斷反溶絲__在需要連接處加編程電壓,逆溶絲又高阻抗變?yōu)榈妥杩?實現(xiàn)兩點(diǎn)連接.

*紫外線擦除的可編程器件采用浮柵管:雪崩注入MOS管(FAMOS)

疊柵注入MOS管(SIMOS)

*電可擦除的可編程器件

*SRAM編程方式的器件

可編程邏輯器件概述_編程工藝按編程工藝分類可編程邏輯器件概述_集成度和結(jié)構(gòu)復(fù)雜度

*簡單可編程邏輯器件SPLD

小規(guī)模可編程ASIC

基本特點(diǎn):可編程的與陣列,不可編程的或陣列輸出邏輯宏單元(OLMC),輸入輸出邏輯單元IOC(集成度<PALCE22V10或GAL22V10的PLD)

*復(fù)雜可編程邏輯器件CPLD

中規(guī)模可編程ASIC

基本特點(diǎn):更大的與陣列和的或陣列增加宏單元,觸發(fā)器和布線資源多位計數(shù)器,網(wǎng)絡(luò)適配器,總線控制器等

(集成度達(dá)2萬等效的PLD門電路,寄存器達(dá)480個,宏單元320個)

*現(xiàn)場可編程門陣列FPGA

復(fù)雜可編程ASIC

基本特點(diǎn):可設(shè)計復(fù)雜算法的邏輯單元和信號處理單元運(yùn)算器,乘法器,數(shù)字濾波器,二維卷積器等可編程邏輯器件概述_集成度和結(jié)構(gòu)復(fù)雜度*簡單可編程邏輯器可編程邏輯器件的一般開發(fā)步驟

*設(shè)計輸入

*功能模擬

*邏輯分割*布局和布線

*時間模擬

*寫入下載數(shù)據(jù)

應(yīng)用電子系統(tǒng)的硬件描述語言，把電子系統(tǒng)設(shè)計，仿真綜合和測試聯(lián)系起來使用的硬件描述語言HDL—VHDL/Verilog_HDL/ABEL_HDL對所設(shè)計的電路進(jìn)行功能驗證各單元模塊的輸入輸出的設(shè)置，使能端，懸空，驅(qū)動等將復(fù)雜電路分解成若干子邏輯功能將邏輯電路布置在與所選用的實際芯片相同的虛擬芯片上對所設(shè)計的系統(tǒng)進(jìn)行延遲特性和競爭冒險的測試仿真測試后，選用在系統(tǒng)編程或編程器下栽數(shù)據(jù)到芯片中可編程邏輯器件的一般開發(fā)步驟*設(shè)計輸入應(yīng)用電子系統(tǒng)的硬件二.可編程邏輯器件可編程邏輯器件PLD(ProgrammableLogicvice):

特點(diǎn):

(1)集成度高、高性能、高可靠度;(2)具有靈活的可編程可擦除性。可編程邏輯器件的組成和特點(diǎn)可編程邏輯器件的表示現(xiàn)場可編程邏輯陣列FPLA可編程邏輯器件(PAL)通用可編程邏輯陣列GAL二.可編程邏輯器件可編程邏輯器件PLD(Programma可編程邏輯器件的組成和特點(diǎn)基本結(jié)構(gòu)：

主要分類和結(jié)構(gòu)特點(diǎn)：其中：

*PROM—可編程ROM*PLA—可編程邏輯陣列

*PAL—可編程陣列邏輯*GAL—通用陣列邏輯返回與陣列或陣列，輸入/輸出電路，反饋及控制電路可編程邏輯器件的組成和特點(diǎn)基本結(jié)構(gòu)：返回與陣列或陣列可編程邏輯器件的一般表示節(jié)點(diǎn)連接畫法:門電路的簡化表示：返回可編程邏輯器件的一般表示節(jié)點(diǎn)連接畫法:返回現(xiàn)場可編程邏輯陣列(FPLA)基本電路結(jié)構(gòu)返回特點(diǎn):可編程的’與’陣列+可編程的’或’陣列+三態(tài)輸出緩沖器FPLA的規(guī)格表示

輸入變量×

與陣列的輸出×

或陣列的輸出帶異或門的輸出結(jié)構(gòu)

現(xiàn)場可編程邏輯陣列(FPLA)基本電路結(jié)構(gòu)返回特點(diǎn):可編FPLA中的——帶異或門的輸出結(jié)構(gòu)帶異或門的輸出結(jié)構(gòu)返回特點(diǎn):XOR=0Y輸出與S同相

XOR=1Y輸出與S反相FPLA中的——帶異或門的輸出結(jié)構(gòu)帶異或門的輸出結(jié)構(gòu)返回特點(diǎn)可編程邏輯器件(PAL)基本電路結(jié)構(gòu)PAL的幾種輸出結(jié)構(gòu)

*

專用輸出結(jié)構(gòu)

*

異步I/O輸出結(jié)構(gòu)

*

寄存器輸出結(jié)構(gòu)

*帶異或門的輸出結(jié)構(gòu)

*

運(yùn)算選通輸出結(jié)構(gòu)返回可編程邏輯器件(PAL)基本電路結(jié)構(gòu)返回可編程邏輯器件(PAL)的基本電路結(jié)構(gòu)結(jié)構(gòu)圖返回特點(diǎn):

可編程的’與’陣列;固定’或’陣列;互補(bǔ)的輸入可編程邏輯器件(PAL)的基本電路結(jié)構(gòu)結(jié)構(gòu)圖返回特點(diǎn):可編PAL中的——專用輸出結(jié)構(gòu)專用輸出結(jié)構(gòu)返回特點(diǎn):可編程的與陣列;具有互補(bǔ)輸出PAL中的——專用輸出結(jié)構(gòu)專用輸出結(jié)構(gòu)返回特點(diǎn):可編程PAL中的——異步I/O輸出結(jié)構(gòu)異步I/O輸出結(jié)構(gòu)返回特點(diǎn):可編程的輸入、輸出端

——由三態(tài)緩沖器的使能端控制.可將輸出作輸入用。

具有互補(bǔ)的反饋輸入——到與陣列PAL中的——異步I/O輸出結(jié)構(gòu)異步I/O輸出結(jié)構(gòu)返回特點(diǎn):PAL中的——寄存器輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)返回特點(diǎn):含寄存器、輸出緩沖器、具有互補(bǔ)的反饋輸入可組成各種時序邏輯電路PAL中的——寄存器輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)返回特點(diǎn):含寄存PAL中的——帶異或門的輸出結(jié)構(gòu)帶異或門的輸出結(jié)構(gòu)返回特點(diǎn):含異或門、寄存器、輸出緩沖器具有互補(bǔ)的反饋輸入——到與陣列PAL中的——帶異或門的輸出結(jié)構(gòu)帶異或門的輸出結(jié)構(gòu)返回特點(diǎn):PAL中的——運(yùn)算選通反饋結(jié)構(gòu)運(yùn)算選通反饋結(jié)構(gòu)返回特點(diǎn):反饋通路可選通四種邏輯運(yùn)算通過編程可產(chǎn)生16種算術(shù)、邏輯運(yùn)算（見P397）PAL中的——運(yùn)算選通反饋結(jié)構(gòu)運(yùn)算選通反饋結(jié)構(gòu)返回特點(diǎn):反饋通用可編程邏輯陣列GAL特點(diǎn)：

可編程“與”陣列+固定“或”陣列+可編程輸出電路

OLMC（邏輯宏單元）

優(yōu)點(diǎn)：

*

采用E2PROM工藝，可反復(fù)電擦寫

*

輸出電路宏單元OLMC，可通過編程選擇輸出結(jié)構(gòu)（寄存器型輸出；組合型I/O輸出；互補(bǔ)輸出極性_高電平有效/低電平有效）GAL16V8的邏輯圖GAL輸出邏輯宏單元GAL工作模式（P407表8.4.3)返回通用可編程邏輯陣列GAL特點(diǎn)：返回GAL16V8邏輯圖內(nèi)部邏輯框圖:(P403圖8.4.1)電路組成及特點(diǎn)返回GAL16V8邏輯圖內(nèi)部邏輯框圖:(P403圖8.4.1GAL16V8電路組成及特點(diǎn)組成：(P403圖8.4.1)*輸入：帶緩沖器的8個(互補(bǔ))輸入端與陣列：變量為16個（含8個帶互補(bǔ)的反饋輸入）或陣列：8或門/每一輸出共64行*8個輸出宏單元+輸出三態(tài)控制端+8個互補(bǔ)反饋輸入*系統(tǒng)時鐘：接輸出宏單元的D觸發(fā)器時鐘端，實現(xiàn)同步控制。*與陣列有64條行輸入線,32條列輸入線,分為8個陣列塊

其中：偶數(shù)號列輸入線與各緩沖器的原變量輸出端相接奇數(shù)號列輸入線與各緩沖器的反變量輸出端相接行線是與門的輸入線，列線是輸入信號的提供線

*8個OLMC的內(nèi)部結(jié)構(gòu)相同。

*輸入/輸出引腳

16個輸入引腳:其中_8個專用輸入引腳，另有6+2個引腳可通過編程作為輸入引腳

8個輸出引腳返回GAL16V8電路組成及特點(diǎn)組成：(P403圖8.4.1)輸出邏輯宏單元（OLMC）結(jié)構(gòu)及組成:

或門、1個D觸發(fā)器

4個數(shù)據(jù)選擇器、控制電路返回*2選1數(shù)據(jù)選擇器O-MUX

輸出緩沖器（I/O）寄存器*2選1數(shù)據(jù)選擇器PT-MUX

第1乘積項（加入/不加入或項）*4選1數(shù)據(jù)選擇器TS-MUX

輸出緩沖器工作狀態(tài)的選擇*8選1數(shù)據(jù)選擇器F-MUX

控制選擇信號為反饋輸入G2=0G2=1G1=1/0AC0/AC1AC0AC1(n)AC(m)功能模塊或門D觸發(fā)器數(shù)據(jù)選擇器*異或門控制的同相和反相輸出*輸入輸出I/O結(jié)構(gòu)輸出邏輯宏單元（OLMC）結(jié)構(gòu)及組成:返回*2選1數(shù)據(jù)選OLMC的結(jié)構(gòu)控制字和工作模式結(jié)構(gòu)控制字：返回工作模式：

五種工作模式:

輸入,組合輸出,反饋組合輸出時序電路中的組合輸出,寄存器輸出其中:輸出極性__控制字中的XOR控制選擇

XOR(n)=0輸出低電平有效

XOR(n)=1輸出高電平有效工作模式的選擇：由SYN,AC0,AC1(8)（P423表8.4.3)

其中:SYN=0為時序電路模式

SYN=1為組合電路模式PT63～PT32PT31～PT012～1512～1916～19OLMC的結(jié)構(gòu)控制字和工作模式結(jié)構(gòu)控制字：返回工作模式：PT三.可編程邏輯器件的分析與應(yīng)用可編程邏輯器件的分析用PLA/PAL設(shè)計邏輯函數(shù)三.可編程邏輯器件的分析與應(yīng)用可編程邏輯器件的分析可編程邏輯器件的應(yīng)用例題1:用PAL實現(xiàn)下列邏輯函數(shù)例題2:分別用ROM、PLA和PAL實現(xiàn)邏輯函數(shù)例題3:用PAL設(shè)計一個2位二進(jìn)制乘法器例題4:用PAL設(shè)計一個五進(jìn)制加法計數(shù)器返回可編程邏輯器件的應(yīng)用例題1:用PAL實現(xiàn)下列邏輯函數(shù)返回可編程邏輯器件—例1例題1:用PLA實現(xiàn)多輸出函數(shù)解：*整理函數(shù)得：*

由表達(dá)式畫邏輯圖可編程邏輯器件—例1例題1:用PLA實現(xiàn)多輸出函數(shù)解：*整理可編程邏輯器件—例1（續(xù)）解：*整理函數(shù)得：

*

由表達(dá)式畫邏輯圖（選有4輸入端，4輸出端，每個輸出有2個乘積項（或項）的PAL）返回可編程邏輯器件—例1（續(xù)）解：*整理函數(shù)得：返回可編程邏輯器件—例2例題2:分別用ROM、PLA和PAL實現(xiàn)邏輯函數(shù)*選擇存儲容量:8X2的ROM*

由表達(dá)式畫邏輯圖解:(1)用ROM設(shè)計

*整理函數(shù)得：可編程邏輯器件—例2例題2:分別用ROM、PLA和PAL實現(xiàn)可編程邏輯器件—例2(續(xù))解:(1)用ROM設(shè)計

*整理函數(shù)得：

*畫電路連接圖

(2)用PLA設(shè)計(3)用PAL設(shè)計可編程邏輯器件—例2(續(xù))解:(1)用ROM設(shè)計(2)可編程邏輯器件—例2_用PLA設(shè)計解:(2)用PLA設(shè)計

*整理函數(shù)得：

*對與陣列編程,對或陣列編程

*畫電路連接圖

可編程邏輯器件—例2_用PLA設(shè)計解:(2)用PLA設(shè)計可編程邏輯器件—例2_用PAL設(shè)計解:(3)用PAL設(shè)計

*整理函數(shù)得：

*選擇最少3與項的輸出

*畫電路連接圖

可編程邏輯器件—例2_用PAL設(shè)計解:(3)用PAL設(shè)計可編程邏輯器件—例3例題3:用PAL設(shè)計一個2位二進(jìn)制乘法器解：*列真值表*卡諾圖-化簡*寫表達(dá)式：可編程邏輯器件—例3例題3:用PAL設(shè)計一個2位二進(jìn)制乘法器可編程邏輯器件—例3（續(xù)）例題3:用PAL設(shè)計一個2位二進(jìn)制乘法器解：*寫表達(dá)式*畫（PAL）電路連接圖(略)可編程邏輯器件—例3（續(xù)）例題3:用PAL設(shè)計一個2位二進(jìn)制可編程邏輯器件—例4例題4:用PAL設(shè)計一個五進(jìn)制加法計數(shù)器解：*根據(jù)時序邏輯電路的設(shè)計方法得狀態(tài)方程為：*

由表達(dá)式畫邏輯圖(選至少含3個觸發(fā)器的PAL）可編程邏輯器件—例4例題4:用PAL設(shè)計一個五進(jìn)制加法計數(shù)器8.5可擦除的可編程邏輯陣列EPLD一、結(jié)構(gòu)特點(diǎn)相當(dāng)于“與-或”陣列（PAL）+OLMC二、采用EPROM工藝集成度提高8.5可擦除的可編程邏輯陣列EPLD一、結(jié)構(gòu)特點(diǎn)8.6復(fù)雜的可編程邏輯陣列（CPLD）一、結(jié)構(gòu)特點(diǎn)

若干個GAL的功能模塊實現(xiàn)互連的開關(guān)矩陣在系統(tǒng)可編程isp-PLD二、采用E2CMOS工藝

集成度提高

8.6復(fù)雜的可編程邏輯陣列（CPLD）一、結(jié)構(gòu)特點(diǎn)8.6復(fù)雜的可編程邏輯陣列（CPLD）——續(xù)一、isp-PLD（ispLSI1032）結(jié)構(gòu)特點(diǎn)

32個通用邏輯模塊（GLB）,64個輸入/輸出單元（IOC），可編程的內(nèi)部連線區(qū)，編程控制電路8.6復(fù)雜的可編程邏輯陣列（CPLD）——續(xù)一、isp-P8.7現(xiàn)場可編程門陣列FPGA一、基本結(jié)構(gòu)1.IOB2.CLB3.互連資源4.SRAM8.7現(xiàn)場可編程門陣列FPGA一、基本結(jié)構(gòu)1.IOB1.IOB輸入輸出模塊：輸出三態(tài)緩沖器，觸發(fā)器，2個數(shù)據(jù)選擇器，輸入緩沖器。可以設(shè)置為輸入/輸出；輸入時可設(shè)置為：同步（經(jīng)觸發(fā)器）、異步（不經(jīng)觸發(fā)器）1.IOB輸入輸出模塊：輸出三態(tài)緩沖器，觸發(fā)器，2個數(shù)據(jù)選2.CLB可編程邏輯模塊：含組合電路和觸發(fā)器，可構(gòu)成小型時序電路將許多CLB組合起來，可形成大系統(tǒng)2.CLB可編程邏輯模塊：含組合電路和觸發(fā)器，可構(gòu)成小型時3.互連資源3.互連資源8.9PLD的編程以上各種PLD均需離線進(jìn)行編程操作，使用開發(fā)系統(tǒng)一、開發(fā)系統(tǒng)硬件：計算機(jī)+編程器軟件：開發(fā)環(huán)境（軟件平臺）

VHDL,Verilog

真值表,方程式,電路邏輯圖（Schemati