FPGA-vhdl-兩個數(shù)碼管顯示12進制一、實驗目的學習時序電路的設計，特別是計數(shù)器的設計、仿真和硬件測試，進一步熟悉VHDL設計技術。二、實驗要求1、用VHDL語言設計4位加法計數(shù)器為同步二進制計數(shù)器，并具有異步清零，同步使能的功能。2、用EDA6000實驗儀進行實驗結果的驗證。三、實驗原理設計帶有異步復位和同步時鐘使能的4位加法計數(shù)器，所謂同步或異步都是相對時鐘而言的。不依賴于時鐘而有效的信號稱為異步信號，反之為同步信號。因此，在使用VHDL語言設計該電路時，要注意時鐘的使能信號發(fā)生時刻，以及進程語句的啟動信號處理。四、實驗內容1、用VHDL語言編寫出含異步清零和同步時鐘使能的加法器電路程序；通過QuartysⅡ進行編輯、編譯、綜合、適配、仿真測試，給出其所有的信號的時序仿真波形。2、按實驗要求鎖定管腳，重新綜合。3、在EDA6000軟件中建立實驗模式。4、下載設計文件；硬件驗證計數(shù)器的工作性能。5、熟悉嵌入式邏輯分析儀，使用Signaltag2對此計數(shù)器進行實時測試。第1頁共3頁

五、實驗結果1、調試首先建工程按照實驗要求寫好程序，確定程序運行無誤后，進行波形仿真，這里有一點非常重要，就是輸入，輸出的進制問題，還有就是該電路為時序電路，要做成時序電路進行仿真。其次定義管腳，在QuartusII軟件上進行管腳定義，為了方便這里定義管腳如上面所示。然后再運行程序。在對EDA6000建立相應實驗模式。由先前的定義管腳，在EDA6000中找到對應的IO腳，對軟件中的數(shù)碼管連接類型進行相應設置，分別設置好按鍵。在EDA6000的CLK0(I030)設置1HZ，也就是自動產生1HZ脈沖波進行計數(shù)。2、驗證（1）當RST為高電平，EN為低電平時，CQ輸出為0，即計數(shù)清零，禁止計數(shù)。（2）當RST為低電平時，EN為高電平時，每一個CLK的上升沿后，CQ輸出加1，當有第一個上升沿時，CO輸出進位信號。當個兩數(shù)碼管顯示為11時，CO、CQ清零，從新計數(shù)。3、波形圖4、實驗程序libraryieee;useieee、std_logic_1164、all;useieee、std_logic_unsigned、all;entityCNT12isport(clk,rst,en:instd_logic;Co:outstd_logic_vector(3DOWNTO0);cq:outstd_logic_vector(3DOWNTO0));endCNT12;architecturertlofCNT12issignalq1:std_logic_vector(第2頁共3頁

3downto0);signalq2:std_logic_vector(3downto0);beginCo<="0001"when(q2="0001")else"0000";cq<=q1(3downto0);process(clk,rst,en)beginifrst=1thenq1<="0000";q2<="0000";elsif(clkeventandclk=1)thenifen=1thenif(q2="0001"andq1="0001")thenq1<="0000";q2<="0000";elsif(q1="1001")thenq1<="0000";q2<=q2+1;elseq1<=q1+1;endif;endif;endif;endprocess;endrtl;六、心得體會這次試驗，我們預習的很不充分，所需程序沒有在課前準備好，所以把實驗的時間花在了修改程序上。這樣對我們來說是很大的損失。而且在修改程序時遇到很多問題，證明我們沒有掌握好VHDL的基本語法。所以以后一定要認真學習VHDL。并且要在做實驗之前做好充分的預習。這樣才會提高實驗