EDA與SOPC基礎(chǔ)一一實驗一：通用移位寄存器的設(shè)計一、實驗?zāi)康模簩W(xué)習使用QuartusII軟件完成時序邏輯電路的設(shè)計，掌握通用移位寄存器的基本設(shè)計方法。二、實驗內(nèi)容：用VHDL設(shè)計一個多功能通用移位寄存器，要求具有同步置位(load)、異步復(fù)位(clr)、無符號數(shù)左移(sel=11)、無符號數(shù)右移(sel=10)、循環(huán)左移(sel=01)、循環(huán)右移(sel=00)等六項基本功能。結(jié)合UP-SOPC1000實驗系統(tǒng)，通過QuartusII軟件對其進行仿真和硬件測試。三、實驗步驟：1.完成同步加載以及異步復(fù)位功能。2.當輸入sel=11時實現(xiàn)無符號左移功能。3.當輸入sel=10時實現(xiàn)無符號右移功能。4.當輸入sel=01時實現(xiàn)循環(huán)左移功能。5.當輸入sel=00時實現(xiàn)循環(huán)右移功能。6.利用QuartusII軟件對所寫程序進行時序仿真與分析最后完成管腳瑣定及在線編程。四、VHDL語言程序設(shè)計library

ieee;

use

ieee.std_logic_1164.all;

use

ieee.std_logic_arith.all;

entity

shift

is---定義實體名為shift

port

(clk,load,clr:

in

bit;---定義輸入輸出端口

date_in:

in

std_logic_vector(3

downto

0);

set:

in

std_logic_vector(1

downto

0);

date_out:

out

std_logic_vector(3

downto

0));

end

entity;

architecture

one

of

shift

is---定義結(jié)構(gòu)體名為one

signal

date

:std_logic_vector(3

downto

0);

begin

process(clk,clr,set,date_in,load)---進程的開始，主程序部分

begin

if

clr

=

'1'

then

date

<=

"0000";

elsif

clk'event

and

clk

=

'1'

then

if

load='1'

then

date

<=

date_in;

else

case

set

is

when

"11"

=>

date

<=

date(2

downto

0)

&

'0'

;---無符號左移

when

"10"

=>

date

<=

'0'

&

date(3

downto

1)

;---無符號右移

when

"01"

=>

date

<=

date(2

downto

0)

&

date(3)

;---循環(huán)左移

when

"00"

=>

date

<=

date(0)

&

date(3

downto

1)

;---循環(huán)右移

when

others

=>

date

<=

"0000";

end

case;

end

if;

end

if;

date_out

<=

date;---輸出數(shù)據(jù)

end

process;

end

one;五、頂層電路框圖及時序波形圖六、引腳說明以及波形分析根據(jù)要求，程序中clr是具有異步復(fù)位功能，當為1時對系統(tǒng)進行復(fù)位，其優(yōu)先級最高；Load是同步置位功能，當時鐘上升沿來臨時若此時load=1,則輸出當前值；Clk是時鐘信號，上升沿有效；Sel為選通信號，取值范圍sel={00,01,10,11}分別對應(yīng)循環(huán)右移，循環(huán)左移，無符號右移和無符號左移；從波形圖中可以看出，在異步復(fù)位信號clr為1的期間，系統(tǒng)處于復(fù)位狀態(tài)，輸出一直為0；在異步復(fù)位信號為0以及同步置位信號load為1期間，也就是第三個上升沿之時，系統(tǒng)輸出當前的狀態(tài)dat