數(shù)字電子與EDA技術(shù)智慧樹知到課后章節(jié)答案2023年下廣東工貿(mào)職業(yè)技術(shù)學(xué)院廣東工貿(mào)職業(yè)技術(shù)學(xué)院

第一章測試

八進制數(shù)（6）10比十六進制數(shù)（6）16小。

A:錯B:對

答案:錯

異或函數(shù)與同或函數(shù)在邏輯上互為反函數(shù)。

A:對B:錯

答案:對

若兩個函數(shù)具有不同的邏輯函數(shù)式，則兩個邏輯函數(shù)必然不相等。

A:對B:錯

答案:錯

與非門可以用作反相器。

A:對B:錯

答案:對

離散的，不連續(xù)的信號，稱為（）。

A:數(shù)字信號B:模擬信號

答案:模擬信號

第二章測試

組合邏輯電路不具有記憶功能

A:對B:錯

答案:對

組合邏輯電路分和設(shè)計是兩個相反的過程

A:錯B:對

答案:對

對于二進制編碼器當輸入信號的個數(shù)為8個信號時，對應(yīng)輸出變量的位數(shù)為（）

A:1B:3C:4D:2

答案:3

對于普通編碼器在任何時刻只允許一個輸入端請求編碼，否則輸出發(fā)生混亂

A:錯B:對

答案:對

對于二進制譯碼器，當輸入為2個二進制代碼，則輸出為（）個變量。

A:3B:2C:1D:4

答案:4

第三章測試

組合邏輯電路的輸出是由此刻的輸入決定的，和之前的狀態(tài)有關(guān)系。

A:對B:錯

答案:錯

觸發(fā)器有兩個穩(wěn)態(tài)，存儲8位二進制信息要（）個觸發(fā)器。

A:2B:16C:8D:32

答案:8

觸發(fā)器根據(jù)邏輯功能可分為（）。

A:JK觸發(fā)器B:RS觸發(fā)器C:T觸發(fā)器D:D觸發(fā)器

答案:JK觸發(fā)器;RS觸發(fā)器;T觸發(fā)器;D觸發(fā)器

組合邏輯電路的描述方法有（）。

A:狀態(tài)轉(zhuǎn)換圖B:真值表C:波形圖D:邏輯函數(shù)表達式

答案:真值表;波形圖;邏輯函數(shù)表達式

觸發(fā)器有()個穩(wěn)態(tài)，用0和1來表示。

A:4B:2C:1D:3

答案:2

第四章測試

時序邏輯電路包括組合邏輯電路和存儲電路

A:對B:錯

答案:對

計數(shù)器按照計數(shù)過程的不同分為二進制、十進制和任意進制計數(shù)器

A:錯B:對

答案:錯

同步時序電路和異步時序電路比較，最顯著差異前者（）。

A:電路結(jié)構(gòu)簡單B:沒有穩(wěn)定狀態(tài)C:有統(tǒng)一的時鐘脈沖控制D:沒有觸發(fā)器

答案:有統(tǒng)一的時鐘脈沖控制

以下是74LS161的特點的是：

A:異步置零B:預(yù)置數(shù)C:超前進位功能D:同步計數(shù)

答案:異步置零;預(yù)置數(shù);超前進位功能;同步計數(shù)

能夠暫時存儲二進制數(shù)據(jù)或代碼的電路稱為寄存器

A:錯B:對

答案:對

第五章測試

EDA的中文含義是電子設(shè)計自動化。

A:錯B:對

答案:對

大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，基于SRAM的FPGA器件，在每次上電后必須進行一次配置。

A:錯B:對

答案:對

大規(guī)?？删幊唐骷饕蠧PLD和FPGA兩類，其中CPLD通過可編程乘積項邏輯實現(xiàn)其邏輯功能。

A:對B:錯

答案:對

MAX系列器件屬于Altera公司生產(chǎn)的。

A:錯B:對

答案:對

數(shù)字電路中用“1”和“0”分別表示兩種狀態(tài),二者無大小之分。

A:對B:錯

答案:對

不屬于EDA技術(shù)的基本特征。（）

A:增加設(shè)計成本和周期B:邏輯綜合優(yōu)化C:開放性和標準化D:自頂向下的設(shè)計方法

答案:增加設(shè)計成本和周期

不屬于簡單可編程邏輯器件（SPLD）的一項是()。

A:PALB:CPLDC:PLAD:GRL

答案:CPLD

在C語言的基礎(chǔ)上演化而來的硬件描述語言是

A:FPGAB:CUPLC:AHDD:VerilogHDL

答案:VerilogHDL

以下器件中不屬于Altera公司生產(chǎn)的是（）。

A:Virtex系列器件B:XC9500系列器件C:ispLSI系列器件D:MAX系列器件

答案:Virtex系列器件

基于PLD芯片的設(shè)計稱之為（）的設(shè)計

A:定層B:積木式C:自底向上D:自頂向下

答案:自底向上

第六章測試

IF語句、CASE語句、PROCESS語句都屬于并行語句。

A:對B:錯

答案:錯

process語句屬于并行語句。

A:錯B:對

答案:對

進程中的變量賦值語句，其變量更新是立即完成的。

A:錯B:對

答案:對

一個項目的輸入輸出端口是定義在結(jié)構(gòu)體中的。

A:對B:錯

答案:錯

下列標識符中，（）是不合法的標識符

A:State0B:signa11C:9moonD:Not_Ack_0

答案:9moon

不屬于順序語句的是（）。

A:IF語句B:LOOP語句C:CASE語句D:PROCESS語句

答案:PROCESS語句

VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設(shè)計現(xiàn)行工作庫（）

A:VITAL庫B:STD庫C:WORK工作庫D:IEEE庫

答案:WORK工作庫

對于信號和變量的說法，哪一個是不正確的（）

A:信號在整個結(jié)構(gòu)體內(nèi)的任何地方都能適用B:變量的賦值是立即完成的C:信號用于作為進程中局部數(shù)據(jù)存儲單元D:信號可以是多個進程的全局信號

答案:信號用于作為進程中局部數(shù)據(jù)存儲單元

下列語句中，屬于并行語句的是（）

A:CASE語句B:FOR語句C:進程語句D:IF語句

答案:進程語句

在VHDL中，標準邏輯位數(shù)據(jù)類型STD_LOGIC有（）種邏輯值

A:9B:2C:8D:3

答案:9

第七章測試

變量是局部量可以寫在（）

A:線粒體B:進程中C:種子體中D:實體中

答案:進程中

變量和信號的描述正確的是（）

A:信號不能帶出進程B:信號可以帶出進程C:二者沒有區(qū)別D:變量可以帶出進程

答案:信號可以帶出進程

下列關(guān)于VHDL中信號說法不正確的是（）

A:信號除當前值外還有許多相關(guān)值，如歷史信息等，變量只有當前值B:信號值輸入信號時采用代入符“：=”，而不是賦值符”<=”，同時信號可以附加延時C:信號可以是多個進程的全局信號D:信號賦值可以有延遲時間

答案:信號值輸入信號時采用代入符“：=”，而不是賦值符”<=”，同時信號可以附加延時

VHDL語言是一種結(jié)構(gòu)化設(shè)計語言，一個設(shè)計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，實體描述的是（）

A:器件的內(nèi)部功能B:器件外部特性與內(nèi)部功能C:器件的綜合約束D:器件外部特性

答案:器件外部特性

在VHDL中，用語句（）表示檢測clock的上升沿

A:clock’EVENTB:clock’EVENTANDclock=’1’C:clock=’1’D:clock’EVENTANDclock=’0’

答案:clock’EVENTANDclock=’1’

Quartus2中編譯VHDL源程序時要求文件名和實體名要相同。

A:錯B:對

答案:對

一個系統(tǒng)的輸入輸出信號是定義在結(jié)構(gòu)體中。

A:錯B