第20章門電路和組合邏輯電路20.1脈沖信號21.2基本門電路及其組合21.3TTL門電路

21.6組合邏輯電路的分析與綜合

21.5邏輯代數(shù)21.4MOS門電路

21.7加法器21.8編碼器21.9譯碼器和數(shù)字顯示21.10數(shù)據(jù)分配器和數(shù)據(jù)選擇器21.11應(yīng)用舉例1.了解脈沖信號的概念

。3.理解邏輯代數(shù)基本運算法則和邏輯函數(shù)的狀態(tài)表、邏輯式表示方法。掌握簡單組合邏輯電路的分析方法，了解組合邏輯電路的綜合方法。5.了解二－十進(jìn)制的換算和加法器、編碼器、譯碼器和數(shù)字顯示的一般知識。本章要求：2.了解二極管“與”、“或”門和晶體管“非”門電路的工作原理及基本門電路的組合。

第20章門電路和組合邏輯電路模擬信號：隨時間連續(xù)變化的信號20.1

脈沖信號模擬信號數(shù)字信號電子電路中的信號1.模擬信號正弦波信號t三角波信號t

處理模擬信號的電路稱為模擬電路。如整流電路、放大電路等，注重研究的是輸入和輸出信號間的大小及相位關(guān)系。

在模擬電路中，晶體管三極管通常工作在放大區(qū)。

2.脈沖信號

是一種躍變信號，并且持續(xù)時間短暫。尖頂波t矩形波t

處理數(shù)字信號的電路稱為數(shù)字電路，它注重研究的是輸入、輸出信號之間的邏輯關(guān)系。

在數(shù)字電路中，晶體管一般工作在截止區(qū)和飽和區(qū)，起開關(guān)的作用。脈沖信號正脈沖：脈沖躍變后的值比初始值高負(fù)脈沖：脈沖躍變后的值比初始值低如：0+3V0-3V正脈沖0+3V0-3V負(fù)脈沖脈沖幅度A脈沖信號變化的最大值脈沖信號的部分參數(shù)：A0.9A0.5A0.1AtptrtfT實際的矩形波脈沖上升沿tr從脈沖幅度的10%上升到90%所需要的時間脈沖信號的部分參數(shù)：A0.9A0.5A0.1AtptrtfT實際的矩形波脈沖下降沿tf從脈沖幅度的90%下降到10%所需要的時間脈沖信號的部分參數(shù)：A0.9A0.5A0.1AtptrtfT實際的矩形波脈沖寬度tp從上升沿的脈沖幅度的50%到下降沿的脈沖幅度的50%所需的時間，也稱為脈沖持續(xù)時間脈沖信號的部分參數(shù)：A0.9A0.5A0.1AtptrtfT實際的矩形波脈沖周期T相鄰兩個上升沿（或下降沿）的脈沖幅度的10%兩點之間的時間間隔脈沖信號的部分參數(shù)：A0.9A0.5A0.1AtptrtfT實際的矩形波R20.2

晶體管的開關(guān)作用1.二極管的開關(guān)特性導(dǎo)通截止相當(dāng)于開關(guān)斷開相當(dāng)于開關(guān)閉合S3V0VSRRD3V0V2.三極管的開關(guān)特性飽和截止3V0VuO

0相當(dāng)于開關(guān)斷開相當(dāng)于開關(guān)閉合uO

UCC+UCCuiRBRCuOTuO+UCCRCECuO+UCCRCEC3V0V

邏輯門電路是數(shù)字電路中最基本的邏輯元件。

所謂門就是一種開關(guān)，它能按照一定的條件去控制信號的通過或不通過。門電路的輸入和輸出之間存在一定的邏輯關(guān)系(因果關(guān)系)，所以門電路又稱為邏輯門電路。門電路的基本概念

基本邏輯關(guān)系為“與”、“或”、“非”三種。下面通過例子說明邏輯電路的概念及“與”、“或”、“非”的意義。220V+-設(shè)：開關(guān)斷開、燈不亮用邏輯“0”表示，開關(guān)閉合、燈亮用邏輯“1”表示。邏輯表達(dá)式：

Y=A?B1.“與”邏輯關(guān)系“與”邏輯關(guān)系是指當(dāng)決定某事件的條件全部具備時，該事件才發(fā)生。000101110100ABYBYA狀態(tài)表BY220VA+-2.“或”邏輯關(guān)系

“或”邏輯關(guān)系是指當(dāng)決定某事件的條件之一具備時，該事件就發(fā)生。邏輯表達(dá)式：

Y=A+B真值表000111110110ABY3.“非”邏輯關(guān)系

“非”邏輯關(guān)系是否定或相反的意思。邏輯表達(dá)式：Y=A狀態(tài)表101AY0Y220VA+-R由電子電路實現(xiàn)邏輯運算時，它的輸入和輸出信號都是用電位（或稱電平）的高低表示的。高電平和低電平都不是一個固定的數(shù)值，而是有一定的變化范圍。20.3分立元件邏輯門電路門電路是用以實現(xiàn)邏輯關(guān)系的電子電路，與前面所講過的基本邏輯關(guān)系相對應(yīng)。

門電路主要有：與門、或門、非門、與非門、或非門、異或門等。20.3.1

門電路的概念

電平的高低一般用“1”和“0”兩種狀態(tài)區(qū)別，若規(guī)定高電平為“1”，低電平為“0”則稱為正邏輯。反之則稱為負(fù)邏輯。若無特殊說明，均采用正邏輯。100VUCC高電平低電平20.3.2二極管“與”門電路

1.電路2.工作原理輸入A、B、C全為高電平“1”，輸出Y為“1”。輸入A、B、C不全為“1”，輸出Y

為“0”。0V0V0V0V0V3V+U12VRDADCABYDBC3V3V3V0V00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表0V3V20.3.2二極管“與”門電路3.邏輯關(guān)系：“與”邏輯即：有“0”出“0”，

全“1”出“1”Y=ABC邏輯表達(dá)式：

邏輯符號：&ABYC00000010101011001000011001001111ABYC“與”門邏輯狀態(tài)表20.3.3二極管“或”門電路

1.電路0V0V0V0V0V3V3V3V3V0V00000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表3V3V-U12VRDADCABYDBC2.工作原理輸入A、B、C全為低電平“0”，輸出Y為“0”。輸入A、B、C有一個為“1”，輸出Y

為“1”。20.3.3二極管“或”門電路3.邏輯關(guān)系：“或”邏輯即：有“1”出“1”，

全“0”出“0”Y=A+B+C邏輯表達(dá)式：邏輯符號：ABYC>100000011101111011001011101011111ABYC“或”門邏輯狀態(tài)表20.3.4三極管“非”門電路+UCC-UBBARKRBRCYT

1

0截止飽和邏輯表達(dá)式：Y=A“0”10“1”

1.電路“0”“1”AY“非”

門邏輯狀態(tài)表邏輯符號1AY“與非”門電路有“0”出“1”，全“1”出“0”“與”門&ABCY&ABC“與非”門00010011101111011001011101011110ABYC“與非”門邏輯狀態(tài)表Y=ABC邏輯表達(dá)式：1Y“非”門“或非”門電路有“1”出“0”，全“0”出“1”1Y“非”門00010010101011001000011001001110ABYC“或非”門邏輯狀態(tài)表“或”門ABC>1“或非”門YABC>1Y=A+B+C邏輯表達(dá)式：例：根據(jù)輸入波形畫出輸出波形ABY1有“0”出“0”，全“1”出“1”有“1”出“1”，全“0”出“0”&ABY1>1ABY2Y220.4TTL門電路(三極管—三極管邏輯門電路)

TTL門電路是雙極型集成電路，與分立元件相比，具有速度快、可靠性高和微型化等優(yōu)點，目前分立元件電路已被集成電路替代。下面介紹集成“與非”門電路的工作原理、特性和參數(shù)。輸入級中間級輸出級20.4.1TTL“與非”門電路1.電路T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1E2E3E1B等效電路C多發(fā)射極三極管T5Y

R3R5AB

CR4R2R1T3T4T2+5VT1“1”(3.6V)(1)輸入全為高電平“1”(3.6V)時2.工作原理4.3VT2、T5飽和導(dǎo)通鉗位2.1VE結(jié)反偏截止“0”(0.3V)

負(fù)載電流（灌電流）輸入全高“1”,輸出為低“0”1VT5YR3R5AB

CR4R2R1T3T4T2+5VT12.工作原理1VT2、T5截止

負(fù)載電流（拉電流）(2)輸入端有任一低電平“0”(0.3V)(0.3V)“1”“0”輸入有低“0”輸出為高“1”流過E結(jié)的電流為正向電流VY

5-0.7-0.7

=3.6V5V有“0”出“1”全“1”出“0”“與非”邏輯關(guān)系00010011101111011001011101011110ABYC“與非”門邏輯狀態(tài)表Y=ABC邏輯表達(dá)式：Y&ABC“與非”門(1)電壓傳輸特性：輸出電壓UO與輸入電壓Ui的關(guān)系。CDE3.TTL“與非”門特性及參數(shù)電壓傳輸特性測試電路01231234

Ui

/VUO/V&+5VUiUoVVABABCDE(2)TTL“與非”門的參數(shù)電壓傳輸特性典型值3.6V，

2.4V為合格典型值0.3V，

0.4V為合格輸出高電平電壓UOH輸出低電平電壓UOL輸出高電平電壓UOH和輸出低電平電壓UOLUO/V01231234

Ui

/V

指一個“與非”門能帶同類門的最大數(shù)目，它表示帶負(fù)載的能力。對于TTL“與非”門NO

8。輸入高電平電流IIH和輸入低電平電流IIL

當(dāng)某一輸入端接高電平，其余輸入端接低電平時，流入該輸入端的電流，稱為高電平輸入電流IIH（

A）。

當(dāng)某一輸入端接低電平，其余輸入端接高電平時，流出該輸入端的電流，稱為低電平輸入電流IIL（mA）。扇出系數(shù)NO平均傳輸延遲時間tpd

50%50%tpd1tpd2

TTL的tpd

約在10ns~40ns，此值愈小愈好。輸入波形ui輸出波形uO20.4.2三態(tài)輸出“與非”門當(dāng)控制端為高電平“1”時，實現(xiàn)正常的“與非”邏輯關(guān)系

Y=A?B“1”控制端DE1.電路T5Y

R3R5AB

R4R2R1T3T4T2+5VT1截止20.4.2三態(tài)輸出“與非”門“0”控制端DET5Y

R3R5AB

R4R2R1T3T4T2+5VT11.電路導(dǎo)通1V1V截止截止當(dāng)控制端為低電平“0”時，輸出Y處于開路狀態(tài)，也稱為高阻狀態(tài)。&YEBA邏輯符號

0

高阻0

0

1

1

0

1

11

1

0

111

1

10

表示任意態(tài)20.4.2三態(tài)輸出“與非”門三態(tài)輸出“與非”狀態(tài)表ABEY輸出高阻功能表三態(tài)門應(yīng)用：可實現(xiàn)用一條總線分時傳送幾個不同的數(shù)據(jù)或控制信號?！?”“0”“0”如圖所示：總線&A1B1E1&A2B2E2&A3B3E3A1

B120.5MOS門電路

20.5.1CMOS門電路

1.CMOS“非”門電路DSGSDG+UDDAYT1T2PMOS管NMOS管CMOS管負(fù)載管驅(qū)動管(互補對稱管)A=“1”時，T1導(dǎo)通，

T2截止，Y=“0”A=“0”時，T1截止，

T2導(dǎo)通，Y=“1”Y=ACMOS電路優(yōu)點(1)靜態(tài)功耗低（每門只有0.01mW,TTL每門10mW)(2)抗干擾能力強(3)扇出系數(shù)大(4)允許電源電壓范圍寬(3~18V)TTL電路優(yōu)點(1)速度快(2)抗干擾能力強(3)帶負(fù)載能力強20.6邏輯代數(shù)

邏輯代數(shù)（又稱布爾代數(shù)），它是分析設(shè)計邏輯電路的數(shù)學(xué)工具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有“0”，“1”兩種，分別稱為邏輯“0”和邏輯“1”。這里“0”和“1”并不表示數(shù)量的大小，而是表示兩種相互對立的邏輯狀態(tài)。

邏輯代數(shù)所表示的是邏輯關(guān)系，而不是數(shù)量關(guān)系。這是它與普通代數(shù)的本質(zhì)區(qū)別。1.常量與變量的關(guān)系20.6.1邏輯代數(shù)運算法則2.邏輯代數(shù)的基本運算法則自等律0-1律重疊律還原律互補律交換律2.邏輯代數(shù)的基本運算法則普通代數(shù)不適用！證:結(jié)合律分配律A+1=1

AA=A.110011111100反演律列狀態(tài)表證明：AB00011011111001000000吸收律(1)A+AB=A(2)A(A+B)=A對偶式對偶關(guān)系：

將某邏輯表達(dá)式中的與(?)換成或

(+)，或(+)換成與(?)，得到一個新的邏輯表達(dá)式，即為原邏輯式的對偶式。若原邏輯恒等式成立，則其對偶式也成立。證明：A+AB=A（3）（4）對偶式（5）（6）對偶式20.6.2邏輯函數(shù)的表示方法表示方法邏輯式邏輯狀態(tài)表邏輯圖卡諾圖下面舉例說明這幾種表示方法。例：有一T形走廊，在相會處有一路燈，在進(jìn)入走廊的A、B、C三地各有控制開關(guān)，都能獨立進(jìn)行控制。任意閉合一個開關(guān)，燈亮；任意閉合兩個開關(guān)，燈滅；三個開關(guān)同時閉合，燈亮。設(shè)A、B、C代表三個開關(guān)（輸入變量）；Y代表燈（輸出變量）。

1.列邏輯狀態(tài)表設(shè)：開關(guān)閉合其狀態(tài)為“1”，斷開為“0”燈亮狀態(tài)為“1”，燈滅為“0”用輸入、輸出變量的邏輯狀態(tài)（“1”或“0”）以表格形式來表示邏輯函數(shù)。三輸入變量有八種組合狀態(tài)n輸入變量有2n種組合狀態(tài)

0000

A

B

C

Y0011010101101001101011001111

2.邏輯式取Y=“1”(或Y=“0”)列邏輯式取Y=“1”

用“與”“或”“非”等運算來表達(dá)邏輯函數(shù)的表達(dá)式。(1)由邏輯狀態(tài)表寫出邏輯式對應(yīng)于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如)。一種組合中，輸入變量之間是“與”關(guān)系，

0000

A

B

C

Y0011010101101001101011001111各組合之間是“或”關(guān)系

2.邏輯式反之，也可由邏輯式列出狀態(tài)表。

0000

A

B

C

Y0011010101101001101011001111最小項

2.邏輯式最小項最小項特點：（對于n個輸入變量）1）包含n個變量，每一個變量時它的一個因子；2）每個因子或以原變量的形式或以反變量的形式出現(xiàn)一次；3）任意兩個不同最小項的乘積恒等于0，全部最小項之和必為1；4）n輸入變量，有2n個最小項；

3.邏輯圖YCBA&&&&&&&>1CBA20.6.3邏輯函數(shù)的化簡

由邏輯狀態(tài)表直接寫出的邏輯式及由此畫出的邏輯圖，一般比較復(fù)雜；若經(jīng)過簡化，則可使用較少的邏輯門實現(xiàn)同樣的邏輯功能。從而可節(jié)省器件，降低成本，提高電路工作的可靠性。利用邏輯代數(shù)變換，可用不同的門電路實現(xiàn)相同的邏輯功能?；喎椒ü椒ㄖZ圖法1.用“與非”門構(gòu)成基本門電路(2)應(yīng)用“與非”門構(gòu)成“或”門電路(1)應(yīng)用“與非”門構(gòu)成“與”門電路AY&B&BAY&&&由邏輯代數(shù)運算法則：由邏輯代數(shù)運算法則：&YA(3)應(yīng)用“與非”門構(gòu)成“非”門電路(4)用“與非”門構(gòu)成“或非”門YBA&&&&由邏輯代數(shù)運算法則：例1：化簡2.應(yīng)用邏輯代數(shù)運算法則化簡（1）并項法例2：化簡（2）配項法例3：化簡（3）加項法（4）吸收法吸收例4：化簡例5：化簡吸收吸收吸收吸收

3.應(yīng)用卡諾圖化簡卡諾圖:是與變量的最小項對應(yīng)的按一定規(guī)則排列的方格圖，每一小方格填入一個最小項。（1）最小項：對于n輸入變量有2n種組合,其相應(yīng)的乘積項也有2n個，則每一個乘積項就稱為一個最小項。其特點是每個輸入變量均在其中以原變量和反變量形式出現(xiàn)一次，且僅一次。如：三個變量，有8種組合，最小項就是8個，卡諾圖也相應(yīng)有8個小方格。在卡諾圖的行和列分別標(biāo)出變量及其狀態(tài)。

(2)卡諾圖BA0101二變量BCA0010011110三變量二進(jìn)制數(shù)對應(yīng)的十進(jìn)制數(shù)編號AB00011110CD00011110四變量任意兩個相鄰最小項之間只有一個變量改變(2)卡諾圖（a)根據(jù)狀態(tài)表畫出卡諾圖將輸出變量為“1”的填入對應(yīng)的小方格,為“0”的可不填。InputOutputABCY00001111001100110101010101101001RowNo.12345678ABc01000111100101023=8cells011(2)卡諾圖（a)根據(jù)狀態(tài)表畫出卡諾圖如:ABC00100111101111

0000

A

B

C

Y0011010101101001101011001111(2)卡諾圖（b)根據(jù)邏輯式畫出卡諾圖ABc0100011110A=0,B=0,C=0A=0,B=0,C=1A=0,B=1,C=0(2)卡諾圖（b)根據(jù)邏輯式畫出卡諾圖ABc010001111011111(2)卡諾圖（b)根據(jù)邏輯式畫出卡諾圖ABc010001111011111將邏輯式中的最小項分別用“1”填入對應(yīng)的小方格。如果邏輯式中最小項不全，可不填。注意：如果邏輯式不是由最小項構(gòu)成，一般應(yīng)先化為最小項。(2)卡諾圖（b)根據(jù)邏輯式畫出卡諾圖ABC00100111101111如:(3)應(yīng)用卡諾圖化簡邏輯函數(shù)ABC00100111101111例6.用卡諾圖表示并化簡。解：

步驟1.卡諾圖2.合并最小項3.寫出最簡“與或”邏輯式(3)應(yīng)用卡諾圖化簡邏輯函數(shù)ABC00100111101111例6.用卡諾圖表示并化簡。(a)將取值為“1”的相鄰小方格圈成圈，(b)所圈取值為“1”的相鄰小方格的個數(shù)應(yīng)為2n，(n=0,1,2…)(c)圈的個數(shù)應(yīng)最少(d)每個“圈”要最大(e)每個“圈”至少要包含一個未被圈過的最小項。(3)應(yīng)用卡諾圖化簡邏輯函數(shù)ABC00100111101111解：三個圈最小項分別為：

合并最小項

寫出簡化邏輯式卡諾圖化簡法：保留一個圈內(nèi)最小項的相同變量，而消去相反變量。00ABC100111101111解：寫出簡化邏輯式多余AB00011110CD000111101111相鄰例6.應(yīng)用卡諾圖化簡邏輯函數(shù)(1)(2)解：寫出簡化邏輯式AB00011110CD000111101例7.應(yīng)用卡諾圖化簡邏輯函數(shù)111111111含A均填“1”20.7

組合邏輯電路的分析與綜合

組合邏輯電路：任何時刻電路的輸出狀態(tài)只取決于該時刻的輸入狀態(tài)，而與該時刻以前的電路狀態(tài)無關(guān)。組合邏輯電路框圖X1XnX2Y2Y1Yn......組合邏輯電路輸入輸出20.7.1組合邏輯電路的分析

(1)由邏輯圖寫出輸出端的邏輯表達(dá)式(2)運用邏輯代數(shù)化簡或變換(3)列邏輯狀態(tài)表(4)分析邏輯功能已知邏輯電路確定邏輯功能分析步驟：例1：分析下圖的邏輯功能

(1)寫出邏輯表達(dá)式Y(jié)=Y2Y3=AABBAB...AB..AB.A..ABBY1.AB&&&&YY3Y2..(2)應(yīng)用邏輯代數(shù)化簡Y=AABBAB...=AAB+BAB..=AB+AB反演律=A(A+B)+B(A+B)..反演律=AAB+BAB..

(3)列邏輯狀態(tài)表ABY001100111001Y=AB+AB=AB邏輯式

(4)分析邏輯功能輸入相同輸出為“0”，輸入相異輸出為“1”，稱為“異或”邏輯關(guān)系。這種電路稱“異或”門。

=1ABY邏輯符號(1)寫出邏輯式例2：分析下圖的邏輯功能.A

B.Y=ABAB

.A?B化簡&&11.BAY&A

B

=AB+AB

(2)列邏輯狀態(tài)表Y=AB+AB(3)分析邏輯功能

輸入相同輸出為“1”,輸入相異輸出為“0”,稱為“判一致電路”(“同或門”)

,可用于判斷各輸入端的狀態(tài)是否相同。=AB邏輯式

=ABY邏輯符號=ABABY001100100111例3：分析下圖的邏輯功能Y&&1.BA&C101AA寫出邏輯式：=AC+BCY=AC?BC設(shè)：C=1封鎖打開選通A信號BY&&1.BA&C001設(shè)：C=0封鎖選通B信號打開例3：分析下圖的邏輯功能B寫出邏輯式：=AC+BCY=AC?BC20.7.2組合邏輯電路的綜合根據(jù)邏輯功能要求邏輯電路設(shè)計

(1)由邏輯要求，列出邏輯狀態(tài)表

(2)由邏輯狀態(tài)表寫出邏輯表達(dá)式

(3)簡化和變換邏輯表達(dá)式

(4)畫出邏輯圖設(shè)計步驟如下：例1：設(shè)計一個三變量奇偶檢驗器。

要求:

當(dāng)輸入變量A、B、C中有奇數(shù)個同時為“1”時，輸出為“1”，否則為“0”。用“與非”門實現(xiàn)。

(1)列邏輯狀態(tài)表

(2)寫出邏輯表達(dá)式取Y=“1”(或Y=“0”)列邏輯式取Y=“1”對應(yīng)于Y=1，若輸入變量為“1”，則取輸入變量本身(如A)；若輸入變量為“0”則取其反變量(如A)。

0000

A

B

C

Y0011010101101001101011001111(3)用“與非”門構(gòu)成邏輯電路在一種組合中，各輸入變量之間是“與”關(guān)系各組合之間是“或”關(guān)系A(chǔ)BC00100111101111由卡圖諾可知，該函數(shù)不可化簡。

0000

A

B

C

Y0011010101101001101011001111

(4)邏輯圖YCBA01100111110&&&&&&&&1010例2:

某工廠有A、B、C三個車間和一個自備電站，站內(nèi)有兩臺發(fā)電機G1和G2。G1的容量是G2的兩倍。如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工，只需G1運行，如果三個車間同時開工，則G1和G2均需運行。試畫出控制G1和G2運行的邏輯圖。

設(shè)：A、B、C分別表示三個車間的開工狀態(tài)：

開工為“1”，不開工為“0”；

G1和

G2運行為“1”，不運行為“0”。(1)根據(jù)邏輯要求列狀態(tài)表

首先假設(shè)邏輯變量、邏輯函數(shù)取“0”、“1”的含義。邏輯要求：如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工，只需G1運行，如果三個車間同時開工，則G1和G2均需運行。開工“1”不開工“0”運行“1”不運行“0”(1)根據(jù)邏輯要求列狀態(tài)表0111001010001101101001010011100110111000ABC

G1G2(2)由狀態(tài)表寫出邏輯式ABC00100111101111或由卡圖諾可得相同結(jié)果

(3)化簡邏輯式可得：10100101001110011011100001110010ABC

G1

G210001101(4)用“與非”門構(gòu)成邏輯電路

由邏輯表達(dá)式畫出卡諾圖，由卡圖諾可知，該函數(shù)不可化簡。ABC00100111101111(5)畫出邏輯圖ABCABC&&&&&&&&&G1G220.8

加法器21.8.1二進(jìn)制

十進(jìn)制：0~9十個數(shù)碼，“逢十進(jìn)一”。在數(shù)字電路中，常用的組合電路有加法器、編碼器、譯碼器、數(shù)據(jù)分配器和多路選擇器等。下面幾節(jié)分別介紹這幾種典型組合邏輯電路的基本結(jié)構(gòu)、工作原理和使用方法。在數(shù)字電路中，為了把電路的兩個狀態(tài)(“1”態(tài)和“0”態(tài))與數(shù)碼對應(yīng)起來，采用二進(jìn)制。二進(jìn)制：0，1兩個數(shù)碼，“逢二進(jìn)一”。20.8

加法器加法器:

實現(xiàn)二進(jìn)制加法運算的電路進(jìn)位如：0

0

0

0

11+10101010不考慮低位來的進(jìn)位半加器實現(xiàn)要考慮低位來的進(jìn)位全加器實現(xiàn)20.8.1半加器

半加：實現(xiàn)兩個一位二進(jìn)制數(shù)相加，不考慮來自低位的進(jìn)位。AB兩個輸入表示兩個同位相加的數(shù)兩個輸出SC表示半加和表示向高位的進(jìn)位邏輯符號：半加器：COABSC

半加器邏輯狀態(tài)表A

B

S

C0000011010101101邏輯表達(dá)式邏輯圖&=1..ABSC20.8.2全加器輸入Ai表示兩個同位相加的數(shù)BiCi-1表示低位來的進(jìn)位輸出表示本位和表示向高位的進(jìn)位CiSi全加：實現(xiàn)兩個一位二進(jìn)制數(shù)相加，且考慮來自低位的進(jìn)位。邏輯符號：

全加器：AiBiCi-1SiCiCO

CI(1)列邏輯狀態(tài)表(2)寫出邏輯式Ai

Bi

Ci-1

Si

Ci

0000000110010100110110010101011100111111邏輯圖&=1>1AiCiSiCi-1Bi&&半加器構(gòu)成的全加器>1BiAiCi-1SiCiCO

CO

20.9

編碼器

把二進(jìn)制碼按一定規(guī)律編排，使每組代碼具有一特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。

n

位二進(jìn)制代碼有2n

種組合，可以表示2n

個信息。要表示N個信息所需的二進(jìn)制代碼應(yīng)滿足

2n

N20.9.1二進(jìn)制編碼器將輸入信號編成二進(jìn)制代碼的電路。2n個n位編碼器高低電平信號二進(jìn)制代碼(1)分析要求：

輸入有8個信號，即N=8，根據(jù)2n

N的關(guān)系，即n=3，即輸出為三位二進(jìn)制代碼。例：設(shè)計一個編碼器，滿足以下要求：(1)將I0、I1、…I78個信號編成二進(jìn)制代碼。(2)編碼器每次只能對一個信號進(jìn)行編碼，不允許兩個或兩個以上的信號同時有效。(3)

設(shè)輸入信號高電平有效。001011101000010100110111I0I1I2I3I4I5I6I7

(2)列編碼表：輸入輸出Y2

Y1

Y0

(3)寫出邏輯式并轉(zhuǎn)換成“與非”式Y(jié)2=I4+I5+I6+I7=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7=I2I3I6I7...=I2+I3+I6+I7Y0=I1+I3+I5+I7=I1I3I5I7...=I1+I3+I5+I7

(4)畫出邏輯圖10000000111I7I6I5I4I3I1I2&&&1111111Y2Y1Y0將十進(jìn)制數(shù)0~9編成二進(jìn)制代碼的電路20.9.2二–

十進(jìn)制編碼器表示十進(jìn)制數(shù)4位10個編碼器高低電平信號二進(jìn)制代碼

列編碼表：四位二進(jìn)制代碼可以表示十六種不同的狀態(tài)，其中任何十種狀態(tài)都可以表示0~9十個數(shù)碼，最常用的是8421碼。000輸出輸入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y300011101000011110001101100000000001118421BCD碼編碼表寫出邏輯式并化成“或非”門和“與非”門Y3=I8+I9.

=I4+

I6I5+I7Y2=I4+I5+I6+I7Y0=I1+I3+I5+I7+I9.

=I1+I9I3+I7

I5+I7..

=I2+

I6I3+I7Y1=I2+I3+I6+I7畫出邏輯圖10000000011101101001&&&>1>1>1>1>1>1I1I2I3I4I5I6I7I8I9Y3Y2Y1Y0

法二：十鍵8421碼編碼器的邏輯圖+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91K

×10S001S12S23S34S45S56S67S78S89S9

當(dāng)有兩個或兩個以上的信號同時輸入編碼電路，電路只能對其中一個優(yōu)先級別高的信號進(jìn)行編碼。即允許幾個信號同時有效，但電路只對其中優(yōu)先級別高的信號進(jìn)行編碼，而對其它優(yōu)先級別低的信號不予理睬。20.9.3優(yōu)先編碼器CT74LS4147編碼器功能表I9Y0I8I7I6I5I4I3I2I1Y1Y2Y3

1111111111111輸入(低電平有效)輸出(8421反碼)0

011010

0111

110

10001110

100111110

1010111110

10111111110

110011111110

11011111111101110例:CT74LS147集成優(yōu)先編碼器(10線-4線)T4147引腳圖低電平有效16151413121110912345678CT74LS414720.10

譯碼器和數(shù)字顯示譯碼是編碼的反過程，它是將代碼的組合譯成一個特定的輸出信號。21.10.1二進(jìn)制譯碼器8個3位譯碼器二進(jìn)制代碼高低電平信號狀態(tài)表

例：三位二進(jìn)制譯碼器（輸出高電平有效）輸入ABCY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001輸出寫出邏輯表達(dá)式Y(jié)0=ABCY1=ABCY2=ABCY3=ABCY7=ABCY4=ABCY6=ABCY5=ABC邏輯圖CBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y6Y701110010000000AABBCC例：利用譯碼器分時將采樣數(shù)據(jù)送入計算機總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門譯碼器工作

輸入輸出SA0A1Y0110000011001101110139功能表

Y1Y2Y3111011101110111CT74LS139型譯碼器雙2/4線譯碼器A0、A1是輸入端Y0~Y3是輸出端

S

是使能端S=0時譯碼器工作輸出低電平有效總線譯碼器工作工作原理：(以A0A1=00為例)000總線2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門脫離總線數(shù)據(jù)全為“1”總線

2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門譯碼器工作工作原理：(以A0A1=00為例)000脫離總線數(shù)據(jù)全為“1”CT