EDA技術(shù)課程大作業(yè)設(shè)計(jì)題目：數(shù)字秒表設(shè)計(jì)姓名：學(xué)號(hào)：姓名：學(xué)號(hào)：姓名：學(xué)號(hào)：專業(yè)班級(jí)：級(jí)通信工程2013年1月2日數(shù)字秒表設(shè)計(jì)1.設(shè)計(jì)背景和設(shè)計(jì)方案要求1.1設(shè)計(jì)背景經(jīng)過一個(gè)學(xué)期對(duì)《EDA技術(shù)實(shí)用教程》的學(xué)習(xí)，已經(jīng)初步掌握了一些較為簡(jiǎn)單的EDA應(yīng)用實(shí)例。本次實(shí)驗(yàn)我小組選擇的課題是《數(shù)字秒表設(shè)計(jì)》。任務(wù)安排1.2設(shè)計(jì)原理和結(jié)構(gòu)秒表功能秒表的顯示范圍是00:00:00-59:59:99，顯示精度為1ms，其擁有可控的自動(dòng)報(bào)警功能〔可通過蜂鳴器控制模塊的clk端選擇計(jì)數(shù)一小時(shí)后報(bào)時(shí)或者不報(bào)時(shí)，如想要報(bào)時(shí)那么接通clk端，反之clk端斷開，選擇報(bào)時(shí)那么計(jì)數(shù)到達(dá)一小時(shí)后蜂鳴器會(huì)響一聲，否那么蜂鳴器不響，〕、可控的啟動(dòng)功能〔通過計(jì)數(shù)器的start端口來控制計(jì)數(shù)器的啟動(dòng)，也即控制數(shù)字秒表的啟動(dòng)〕及數(shù)字秒表清零功能〔通過控制計(jì)數(shù)器清零端來實(shí)現(xiàn)，當(dāng)清零端為高電平時(shí)，計(jì)數(shù)器清零，也即數(shù)字秒表清零，否那么秒表正常計(jì)數(shù)〕。秒表結(jié)構(gòu)秒表的物理結(jié)構(gòu)比擬簡(jiǎn)單，它主要由十進(jìn)制計(jì)數(shù)器、六進(jìn)制計(jì)數(shù)器、數(shù)據(jù)選擇器、顯示譯碼器蜂鳴器等組成。此外，秒表還需有一個(gè)啟動(dòng)信號(hào)、清零信號(hào)及報(bào)時(shí)信號(hào)，以便實(shí)現(xiàn)對(duì)秒表的控制和有效應(yīng)用〔啟動(dòng)和清零信號(hào)及報(bào)時(shí)信號(hào)由使用者給出，設(shè)計(jì)時(shí)主要任務(wù)是將此外界信號(hào)的功能準(zhǔn)確的通過數(shù)字秒表表達(dá)出來，也即，當(dāng)使用者給出啟動(dòng)信號(hào)時(shí)數(shù)字秒表能夠正常啟動(dòng)，上面已經(jīng)給出，啟動(dòng)和清零的功能是通過將此信號(hào)送給計(jì)數(shù)器來實(shí)現(xiàn)的〕。

設(shè)計(jì)思路十進(jìn)制計(jì)數(shù)器clk端接石英晶體振蕩器,選擇振蕩頻率為1000HZ。那么振蕩一秒鐘之后，十進(jìn)制計(jì)數(shù)器進(jìn)位輸出端輸出100個(gè)高電平信號(hào)，每個(gè)高電平信號(hào)表示s,也即10ms。然后將10ms的信號(hào)接到下一個(gè)十進(jìn)制計(jì)數(shù)器的clk端，那么10個(gè)此信號(hào)之后，輸出一個(gè)高電平信號(hào)，也即每個(gè)高電平信號(hào)表示1010=100ms。依此類推，通過選擇不同的計(jì)數(shù)器，在進(jìn)位輸出端可分別得到10ms、100ms、1s、10s等進(jìn)位信號(hào)。與此同時(shí)，為了使計(jì)數(shù)器記錄的數(shù)字在七段顯示器上顯示出來，計(jì)數(shù)器除了有進(jìn)位輸出端之外還應(yīng)該有BCD碼輸出端，以便連接顯示譯碼器。由于數(shù)字秒表有6塊七段顯示器，那么理應(yīng)要有6塊與之對(duì)應(yīng)的顯示譯碼器。但是在工程中，為了節(jié)約本錢一般只用一塊顯示譯碼器，此譯碼器由控制器控制輸入〔輸入信號(hào)為各個(gè)譯碼器的BCD碼輸出端〕，間接控制輸出。也就是說數(shù)字秒表各個(gè)顯示器不是一直在顯示著，而是各個(gè)顯示器交替顯示，只是由于控制器掃描頻率足夠大，人眼分辨不出這種交替顯示，誤以為是一直顯示著。1.2.4系統(tǒng)組成框圖如圖1.1所示。數(shù)字秒表數(shù)字秒表計(jì)時(shí)輸入石英晶體振蕩器計(jì)時(shí)電路顯示電路分頻電路計(jì)數(shù)器六進(jìn)制計(jì)數(shù)器掃描電路七段譯碼器十進(jìn)制計(jì)數(shù)器圖1.1系統(tǒng)組成框圖2.方案實(shí)施2.1子程序設(shè)計(jì)六進(jìn)制計(jì)數(shù)器useieee.std_logic_unsigned.all;entitycount6isport(clk,clr,start:instd_logic;daout:outstd_logic_vector(3downto0);圖2.1cout:outstd_logic);endcount6;……六進(jìn)制計(jì)數(shù)器VHDL語言描述詳見附件。將VHDL文本文件在Quartus上編譯仿真〔為了仿真，需要將此VHDL文件設(shè)置為工程文件〕，仿真結(jié)果如圖2.2所示。然后新建blocksymbolfile,接著選擇菜單filecreate/updatecreatesymbolfilesforcurrentfile將VHDL文件轉(zhuǎn)換成symbol文件，以便在頂層文件設(shè)計(jì)中調(diào)用。轉(zhuǎn)換成功后要保存并命名〔命名與VHDL文件命名規(guī)那么相同，要與實(shí)體名保持一致〕。六進(jìn)制計(jì)數(shù)器symbol文件如圖2.1所示，clk為時(shí)鐘信號(hào)、clr為清零端〔clr為高電平時(shí)計(jì)數(shù)器清零〕、start為使能信號(hào)〔start為1時(shí)計(jì)數(shù)器正常計(jì)數(shù)，否那么計(jì)數(shù)器不工作〕、daout[3..0]BCD碼輸出端口、cout為進(jìn)位輸出端口。圖2.2六進(jìn)制計(jì)數(shù)器仿真波形十進(jìn)制計(jì)數(shù)器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entitycount10isport(clr,start,clk:instd_logic;圖2.3cout:outstd_logic;daout:bufferstd_logic_vector(3downto0));endcount10;………十進(jìn)制計(jì)數(shù)器VHDL語言描述詳見附件。將VHDL文本文件在Quartus上編譯仿真，仿真結(jié)果如圖2.4所示。然后按照上述步驟將VHDL文件轉(zhuǎn)換成symbol文件并保存。十進(jìn)制計(jì)數(shù)器symbol文件如圖2.3所示，端口功能描述參照六進(jìn)制計(jì)數(shù)器。圖2.4十進(jìn)制計(jì)數(shù)器仿真波形蜂鳴器控制電路libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityalarmisport(clk,I:instd_logic;q:outstd_logic);圖2.5endalarm;……蜂鳴器控制電路VHDL語言描述詳見附件。將此VHDL文本文件在Quartus上編譯仿真，仿真結(jié)果如圖2.6〔表示假設(shè)接通clk，那么當(dāng)I為高電平且clk為上升沿時(shí)q輸出高電平，也即蜂鳴器響一聲，隨后當(dāng)下一個(gè)clk上升沿到來，由于此時(shí)I為零，q輸出低電平，也即蜂鳴器在計(jì)數(shù)到達(dá)一小時(shí)時(shí)報(bào)時(shí)一聲〕和圖2.7〔表示假設(shè)接通clk端，那么每一次I輸入高電平，也即每當(dāng)計(jì)數(shù)器計(jì)到一小時(shí)那一刻q都對(duì)應(yīng)一個(gè)高電平，即每當(dāng)計(jì)數(shù)到達(dá)一小時(shí)，都會(huì)報(bào)時(shí)〕所示。然后按照上述步驟將VHDL文件轉(zhuǎn)換成symbol文件并保存。蜂鳴器控制電路symbol文件如圖2.5所示。圖2.6蜂鳴器控制電路圖2.7蜂鳴器控制電路顯示譯碼器libraryieee;useieee.std_logic_1164.all;entitydeledis圖2.8port(num:instd_logic_vector(3downto0);led:outstd_logic_vector(6downto0));enddeled;……顯示譯碼器VHDL語言描述詳見附件。將此VHDL文本文件在Quartus上編譯仿真，仿真結(jié)果如圖2.9所示。然后按照上述步驟將VHDL文件轉(zhuǎn)換成symbol文件并保存。蜂鳴器控制電路symbol文件如圖2.8所示。由于輸入端信號(hào)為BCD碼，而且一位BCD碼只能表示十進(jìn)制數(shù)的0—9，因此當(dāng)輸入為1010—1111時(shí)〔十進(jìn)制對(duì)應(yīng)的是10—15〕，無對(duì)應(yīng)的譯碼輸出，即輸出為零，這也是編程決定的。圖2.9顯示譯碼器數(shù)據(jù)選擇器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityseltimeisport(clr,clk:inbit;dain0,dain1,dain2,dain3,dain4,dain5:instd_logic_vector(3downto0);sel:outstd_logic_vector(2downto0);daout:outstd_logic_vector(3downto0));endseltime;……圖2.10數(shù)據(jù)選擇器VHDL語言描述詳見附件。將此VHDL文本文件在Quartus上編譯仿真，仿真結(jié)果如圖2.11所示。然后按照上述步驟將VHDL文件轉(zhuǎn)換成symbol文件并保存。蜂鳴器控制電路symbol文件如圖2.10所示。為了方便觀察，我將輸入設(shè)置成了單一的數(shù)值，實(shí)際上每個(gè)輸入都是BCD碼，這一點(diǎn)讀者要明白！由仿真結(jié)果可以清晰的看出，當(dāng)clk出現(xiàn)上升沿時(shí)，daout輸出端就會(huì)發(fā)生轉(zhuǎn)變，且轉(zhuǎn)變周期為6，在一個(gè)變化周期內(nèi)，六個(gè)輸入數(shù)值依次輸出。sel輸出目的是選擇七段顯示器〔由于有6塊顯示器，且一個(gè)時(shí)鐘周期內(nèi)只有一個(gè)顯示，顯然要選擇在某一個(gè)時(shí)鐘周期內(nèi)哪個(gè)顯示器顯示，至于如何通過sel輸出的2值信息來控制顯示器，那么需要用到一個(gè)非時(shí)序邏輯電路，這里不做過多說明〕，即當(dāng)sel=1時(shí)對(duì)應(yīng)于1的顯示器顯示，其它5個(gè)顯示器不顯示。將clk端接入足夠高的振蕩頻率波形，也即顯示器顯示頻率足夠高，這樣人眼看去完全看不出閃爍，就如同電燈一樣，電燈的顯示頻率為50Hz，人眼已經(jīng)完全感覺不到其閃爍。圖2.11數(shù)據(jù)選擇器2.2頂層文件設(shè)計(jì)為了建立頂層文件調(diào)用子程序模塊，必須建立一個(gè)原理圖編輯窗口。選擇菜單filesnewblockdiagram/schematicfile,然后將其設(shè)置為新的工程，并將所有的子程序添加到此工程中，然后保存并命名。建立工程后，在新翻開的原理圖編輯窗口雙擊鼠標(biāo)，添加各個(gè)子模塊，然后將子模塊按照中的設(shè)計(jì)思路連接起來，得到數(shù)字秒表原理圖文件，如圖2.12所示。圖2.12數(shù)字秒表原理圖3.結(jié)果及結(jié)論將頂層文件編譯，然后仿真，設(shè)置適宜的clk及endtime,并將start端置1，得到仿真波形圖，如圖3.1、3.2、3.3所示〔由于仿真時(shí)間長(zhǎng)，為了清楚的觀察各個(gè)波形，故需要多個(gè)圖形展示。為了便于判斷譯碼是否準(zhǔn)確，在圖3.3中參加daout輸出端，將圖3.3與圖2.9比照可知，譯碼準(zhǔn)確〕。觀察各個(gè)輸出波形可知，6個(gè)10min之后進(jìn)位為1h，6個(gè)10s之后進(jìn)位為1min,設(shè)計(jì)到達(dá)目的。但是由于1h的clk端接的脈沖周期為10min，意味著1h的高電平信號(hào)持續(xù)時(shí)間為10min，也即蜂鳴器將會(huì)持續(xù)響10min，這一點(diǎn)不太符合使用習(xí)慣，需要改良〔改良的方法讀者可以自己思考〕。圖3.1數(shù)字計(jì)數(shù)器仿真圖3.2數(shù)字計(jì)數(shù)器仿真圖3.3數(shù)字技術(shù)器仿真4.參考文獻(xiàn)[1]潘松.黃繼業(yè).《EDA技術(shù)實(shí)用教程VHDL版〔第四版〕》.北京：科學(xué)出版社，2023年12月[2]閻石.《數(shù)字電子技術(shù)根底〔第五版〕》.北京：高等教育出版社，2006年5月5.附件六進(jìn)制計(jì)數(shù)器useieee.std_logic_unsigned.all;entitycount6isport(clk,clr,start:instd_logic;daout:outstd_logic_vector(3downto0);cout:outstd_logic);endcount6;architecturebehaveofcount6issignaltemp:std_logic_vector(3downto0);beginprocess(clk,clr)beginifclr='1'thentemp<="0000";cout<='0';elsifclk'eventandclk='1'thenifstart='1'theniftemp>="0101"thentemp<="0000";cout<='1';elsetemp<=temp+1;cout<='0';endif;endif;endif;endprocess;daout<=temp;endbehave;十進(jìn)制計(jì)數(shù)器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entitycount10isport(clr,start,clk:instd_logic;cout:outstd_logic;daout:bufferstd_logic_vector(3downto0));endcount10;architecturebehaveofcount10isbeginprocess(clr,start,clk)beginifclr='1'thendaout<="0000";elsif(clk'eventandclk='1')thenifstart='1'thenifdaout="1001"thendaout<="0000";cout<='1';elsedaout<=daout+1;cout<='0';endif;endif;endif;endprocess;endbehave;蜂鳴器控制電路libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityalarmisport(clk,I:instd_logic;q:outstd_logic);endalarm;architecturearofalarmissignalq0:std_logic;beginprocess(clk)beginifclk'eventandclk='1'thenifi='0'thenq0<='0';elsifi='1'thenq0<='1';elseq0<='0';endif;endif;endprocess;q<=q0;endar;顯示譯碼器libraryieee;useieee.std_logic_1164.all;entitydeledisport(num:instd_logic_vector(3downto0);led:outstd_logic_vector(6downto0));enddeled;architectureaofdeledisbeginprocess(num)begincasenumiswhen"0000"=>led<="0111111";when"0001"=>led<="0000110";when"0010"=>led<="1011011";when"0011"=>led<="1001111";when"0100"=>led<="1100110";when"0101"=>led<="1101101";when"0110"=>led<="1111101";when"0111"=>led<="0100111";when"1000"=>led<="1111111";when"1001"=>led<="1101111";whenothers=>led<="0000000";endcase;endprocess;enda;數(shù)據(jù)選擇器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityseltimeisport(clr,clk:inbit;dain0,dain1,dain2,dain3,dain4,dain5:instd_logic_vector(3downto0);sel:outstd_logic_vector(2downto0);daout:outstd_logic_ve