EDA—VHDL的四位全加器設(shè)計(jì)1設(shè)計(jì)分析全加器是能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號的加法電路。其真值表如表1所示：表1全加器真值表輸入輸出abcinscout0000001010100101100100110011011010111111根據(jù)真值表可得出下列表達(dá)式：根據(jù)以上表達(dá)式，可以用數(shù)據(jù)流方式設(shè)計(jì)出1位全加器。要設(shè)計(jì)的是4位全加器，這里采用串行進(jìn)位來設(shè)計(jì)。先設(shè)計(jì)4個(gè)1位的全加器，然后將低位的進(jìn)位輸出與高位的進(jìn)位輸入相連，將要進(jìn)行加法運(yùn)算的兩個(gè)4位數(shù)的每一位分別作為每一個(gè)1位全加器的輸入，進(jìn)行加法運(yùn)算，所有的1位全加器的輸出組成一個(gè)4位數(shù)，即輸入的兩個(gè)4位數(shù)之和，最高位的全加器產(chǎn)生的進(jìn)位輸出即兩個(gè)4位數(shù)求和的進(jìn)位輸出。4位全加器的原理圖如圖1所示：a(0)b(0)a(0)b(0)s(0)cina(1)b(1)s(1)a(2)b(2)s(2)a(3)b(3)s(3)coutcoutcoutcoutcincincin0根據(jù)圖1所示，可以采用結(jié)構(gòu)化描述方式設(shè)計(jì)4位全加器。2程序設(shè)計(jì)設(shè)計(jì)的程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYadder1IS--1位全加器設(shè)計(jì)PORT(a,b,cin:INSTD_LOGIC;s,cout:OUTSTD_LOGIC);ENDadder1;ARCHITECTUREdataflowOFadder1IS--用數(shù)據(jù)流方式設(shè)計(jì)1位全加器SIGNALtmp:STD_LOGIC;--用tmp表示a⊕bBEGINtmp<=aXORbAFTER10ns;s<=tmpXORcinAFTER10ns;cout<=(aANDb)OR(tmpANDcin)AFTER20ns;ENDdataflow;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYadder4IS--4位全加器設(shè)計(jì)PORT(a,b:INSTD_LOGIC_VECTOR(3DOWNTO0);cin:INSTD_LOGIC;s:OUTSTD_LOGIC_VECTOR(3DOWNTO0);cout:OUTSTD_LOGIC);ENDadder4;ARCHITECTUREstructuralOFadder4IS--用結(jié)構(gòu)化描述風(fēng)格設(shè)計(jì)4位全加器COMPONENTadder1PORT(a,b,cin:INSTD_LOGIC;s,cout:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALx,y,z:STD_LOGIC;FORu1,u2,u3,u4:adder1USEENTITYWORK.adder1(dataflow);BEGINu1:adder1PORTMAP(a(0),b(0),cin,s(0),x);u2:adder1PORTMAP(a(1),b(1),x,s(1),y);u3:adder1PORTMAP(a(2),b(2),y,s(2),z);u4:adder1PORTMAP(a(3),b(3),z,s(3),cout);ENDstructural;3仿真結(jié)果對上面的程序進(jìn)行仿真，先對1位全加器仿真，結(jié)果如圖2所示：圖21位全加器仿真圖由圖2可以看出，1位全加器的仿真結(jié)果與表1相符，說明1位全加器設(shè)計(jì)成功。再對4位全加器仿真，結(jié)果如圖3所示：圖34位全加器仿真圖由圖3可以看出，對設(shè)計(jì)的全