組合邏輯電路中的競爭冒險4.3

組合邏輯電路中的競爭與險象競爭冒險的概念及其原因競爭：輸入信號經(jīng)過不同的路徑到達(dá)輸出端的時間有先有后，這種現(xiàn)象稱為競爭。

產(chǎn)生的原因：信號經(jīng)過門的級數(shù)、具體邏輯門的時延大小、導(dǎo)線的長短。

競爭會給電路帶來什么樣的影響？

1.理想情況輸入與輸出為穩(wěn)定狀態(tài)。（沒有考慮信號通過導(dǎo)線和邏輯門的傳輸延遲時間）。2.實(shí)際情況信號通過導(dǎo)線和門電路時，都存在時間延遲；信號發(fā)生變化時也有一定的上升時間或下降時間。3.電路設(shè)計中要考慮的因素盡量采用最簡電路；盡量采用相同規(guī)格的元器件，以免由于元器件性能差異產(chǎn)生錯誤；電路設(shè)計應(yīng)考慮導(dǎo)線延時、元器件處理延時和元器件級數(shù)等競爭冒險的概念及其原因

如果電路中存在競爭現(xiàn)象，則當(dāng)輸入信號變化時就有可能引起輸出信號出現(xiàn)非預(yù)期的錯誤輸出，這種現(xiàn)象稱為險象或冒險。

險象會使電路輸出端產(chǎn)生短暫的不穩(wěn)定，應(yīng)當(dāng)避免

競爭：輸入信號經(jīng)不同路徑到達(dá)輸出的時間有先有后的現(xiàn)象稱為競爭。競爭是普遍存在的，不可避免的，有競爭不一定產(chǎn)生錯誤。競爭分為：臨界競爭：導(dǎo)致錯誤輸出的競爭。非臨界競爭：不產(chǎn)生錯誤輸出的競爭。在組合電路中，當(dāng)輸入信號的狀態(tài)改變時，輸出端可能會出現(xiàn)不正常的干擾信號，使電路產(chǎn)生錯誤的輸出，這種現(xiàn)象稱為競爭冒險。產(chǎn)生競爭冒險的原因：主要是門電路的延遲時間產(chǎn)生的。干擾信號正尖峰冒險負(fù)尖峰冒險分析下圖電路的輸出波形AF1≥1結(jié)論：1、變量的變化會產(chǎn)生競爭；

2、當(dāng)元器件有延時時，輸出可能會產(chǎn)生險象。3、并不是有了競爭就有險象，在本例中，A變化了兩次的過程中，只有一次有險象，而另一次沒有險象。

4、利用波形來分析和判斷有無險象，比較麻煩，有無好的簡單方法來判斷電路有無險象呢？

5、競爭和險象是針對具體電路的，雖然邏輯函數(shù)功能一樣，不同電路會有不同的險象結(jié)果。

6、險象對于電路產(chǎn)生結(jié)果是在輸出端產(chǎn)生不應(yīng)該有的短暫的尖峰脈沖，一旦延時時間經(jīng)過，而恢復(fù)到正常狀態(tài)。冒險及分類

邏輯門因輸入端的競爭而導(dǎo)致輸出產(chǎn)生不應(yīng)有的尖峰干擾脈沖（又稱為過渡干擾脈沖）的現(xiàn)象。靜態(tài)險象：輸入變化輸出不應(yīng)變化的情況下，產(chǎn)生短暫錯誤輸出的險象。動態(tài)險象：輸入變化輸出應(yīng)變化的情況下，輸出在變化過程中產(chǎn)生了短暫的錯誤輸出的現(xiàn)象。動態(tài)險象一般是由靜態(tài)險象引起的，消除了靜態(tài)險象也就消除了動態(tài)險象。0型險象：錯誤輸出信號為負(fù)脈沖的險象。1型險象：錯誤輸出信號為正脈沖的險象。靜態(tài)險象和動態(tài)險象均可分為0型險象和1型險象。險象的判斷判斷組合邏輯電路中是否有可能產(chǎn)生險象的方法有兩種，即代數(shù)法和卡諾圖法。代數(shù)法判斷險象首先檢查函數(shù)表達(dá)式中是否存在具備競爭條件的變量，即是否有某個變量同時以原變量和反變量的形式在函數(shù)表達(dá)式中出現(xiàn)。若有，則消去函數(shù)表達(dá)式的其他變量，再看函數(shù)表達(dá)式是否能化成或的形式，若能，則對應(yīng)的邏輯電路存在產(chǎn)生險象的可能性。例1

判斷函數(shù)表達(dá)式對應(yīng)的邏輯電路是否可能產(chǎn)生險象。

解：由函數(shù)表達(dá)式可知，變量A和C具備競爭的條件，所以應(yīng)對這兩個變量進(jìn)行分析。先考察變量A，將B和C的各個取值組合分別代入函數(shù)表達(dá)式，可得

可見BC＝11時，變量A的變化可能使電路產(chǎn)生險象。Eg：判斷是否可能出現(xiàn)冒險現(xiàn)象。解：當(dāng)A=1、C=0時，，出現(xiàn)冒險現(xiàn)象。當(dāng)B=0、C=1時，，出現(xiàn)冒險現(xiàn)象。當(dāng)A=0、B=1時，，出現(xiàn)冒險現(xiàn)象?？梢?，函數(shù)Y存在冒險現(xiàn)象。Eg：試判別是否存在冒險現(xiàn)象。說明：由于冒險出現(xiàn)的可能性很多，而且組合電路的冒險現(xiàn)象只是可能產(chǎn)生，而不是一定產(chǎn)生，更何況非臨界冒險是允許的。因此，實(shí)用的判別冒險的方法是測試。可以認(rèn)為只有實(shí)驗(yàn)的結(jié)果才是最終的結(jié)論。解：當(dāng)A=0、C=0時，，因此存在冒險現(xiàn)象?？ㄖZ圖法判斷險象首先畫出函數(shù)的卡諾圖，并畫出和函數(shù)表達(dá)式中各“與”項(xiàng)對應(yīng)的卡諾圈。然后觀察卡諾圖，若發(fā)現(xiàn)某兩個卡諾圈存在“相切”關(guān)系，即兩個卡諾圈之間存在不被同一個卡諾圈包含的相鄰最小項(xiàng)，則該電路可能產(chǎn)生險象。

例2判斷函數(shù)對應(yīng)的邏輯電路是否可能產(chǎn)生險象。三、冒險現(xiàn)象的消除1.利用冗余項(xiàng)如圖所示卡諾圖，只要在兩圈相切處增加一個圈（冗余），就能消除冒險。由此得函數(shù)表達(dá)式為有圈相切，則有競爭冒險增加冗余項(xiàng)，消除競爭冒險三、冒險現(xiàn)象的消除２.增加慣性延時環(huán)節(jié)

在輸出端加小電容C可以消除毛刺如圖3-58所示。但是輸出波形的前后沿將變壞,在對波形要求較嚴(yán)格時，應(yīng)再加整形電路。

３.選通法三、冒險現(xiàn)象的消除1.利用冗余項(xiàng)

２.吸收法電路穩(wěn)定后加入取樣脈沖，在取樣脈沖作用期間輸出的信號才有效，可以避免毛刺影響輸出波形。加取樣脈沖原則：“或”門及“或非”門加負(fù)取樣脈沖“與”門及“與非”門加正取樣脈沖利用冗余項(xiàng)：只能消除邏輯冒險，而不能消除功能冒險；適用范圍有限三種方法比較：選通法：加取樣脈沖對邏輯冒險及功能冒險都有效。目前大多數(shù)中規(guī)模集成模塊都設(shè)有使能端，可以將取樣信號作用于該端，待電路穩(wěn)定后才使輸出有效。增加慣性延時環(huán)節(jié)法：加濾波電容使輸出信號變壞，引起波形的上升、下降時間變長，不宜在中間級使用。實(shí)驗(yàn)調(diào)試階段采用的應(yīng)急措施；消除冒險現(xiàn)象的方法1.修改邏輯設(shè)計2.接入濾波電容

由于尖峰干擾脈沖的寬度一般都很窄，在可能產(chǎn)生尖峰干擾脈沖的門電路輸出端與地之間接入一個容量為幾十皮法的電容就可吸收掉尖峰干擾脈沖。3.加選通脈沖對輸出可能產(chǎn)生尖峰干擾脈沖的門電路增加一個接選通信號的輸入端，只有在輸入信號轉(zhuǎn)換完成并穩(wěn)定后，才引入選通脈沖將它打開，此時才允許有輸出。在轉(zhuǎn)換過程中，由于沒有加選通脈