★主講內(nèi)容綜述了頻率合成技術(shù)的發(fā)展歷史、現(xiàn)狀，分析比較了不同的頻率合成技術(shù)的各自具有的優(yōu)缺點(diǎn)。分析了鎖相環(huán)PLL的結(jié)構(gòu)和原理，指出影響電荷泵型鎖相環(huán)的性能的因素。介紹了DDS的基本結(jié)構(gòu)和原理，分析了DDS頻譜特性以及相位截?cái)嗾`差、幅度量化誤差及DAC非線性對(duì)DDS頻譜特性的影響?！镏髦v內(nèi)容根據(jù)C波段頻率步進(jìn)源的指標(biāo)要求，提出一個(gè)將PLL和DDS相結(jié)合的設(shè)計(jì)方案。選用AD9954設(shè)計(jì)完成了采用DDS技術(shù)的頻率步進(jìn)合成源的電路部分，并且進(jìn)行了調(diào)試和測(cè)試。用ADISIMPLL仿真設(shè)計(jì)了頻率步進(jìn)源的PLL部分。★頻率合成技術(shù)簡(jiǎn)介頻率合成是指從一個(gè)高穩(wěn)定和準(zhǔn)確的參考頻率，經(jīng)過(guò)各種技術(shù)處理，生成大量離散的頻率輸出。這里的技術(shù)處理方法，可以是傳統(tǒng)的用硬件實(shí)現(xiàn)頻率的加、減、乘、除基本運(yùn)算，可以是鎖相技術(shù)，也可以是各種數(shù)字技術(shù)和計(jì)算技術(shù)；這里的參考頻率可以由高穩(wěn)定的參考振蕩器（一般為晶體振蕩器）產(chǎn)生?！镱l率合成技術(shù)發(fā)展的歷史第一代是直接頻率合成技術(shù)（Directsynthesis），即將一個(gè)或多個(gè)高精度和高穩(wěn)定度的基準(zhǔn)源，經(jīng)過(guò)混頻、倍頻和分頻等加、減、乘、除四則運(yùn)算產(chǎn)生所需的頻率，再通過(guò)窄帶濾波器濾出信號(hào)?！镱l率合成技術(shù)發(fā)展的歷史第二代是間接頻率合成技術(shù)，這種方法主要是將相位反饋理論和鎖相技術(shù)運(yùn)用于頻率合成領(lǐng)域，它的主要代表是鎖相環(huán)PLL（PhaseLockLoop）頻率合成?！镱l率合成技術(shù)發(fā)展的歷史第三代是直接數(shù)字頻率合成（DigitalDirectFrequencySynthesis，簡(jiǎn)稱DDS）技術(shù)。利用數(shù)字方式累加相位，再以相位之和作為地址來(lái)查詢正弦函數(shù)表，得到正弦波幅度的離散數(shù)字序列，最后經(jīng)DAC（DigitalAnalogConverter）變換得到模擬正弦波輸出?！镱l率合成技術(shù)的比較第一代的直接頻率合成技術(shù)由于其龐大的體積和較高的成本而逐漸被淘汰。DDS具有頻率分辨率高，輸出相位噪聲低的優(yōu)點(diǎn)，但同時(shí)又存在雜散差的缺點(diǎn)；而PLL雖然在輸出頻率步進(jìn)比較小時(shí)相位噪聲較差，但是它對(duì)雜散的抑制性能較好。所以將DDS和PLL結(jié)合起來(lái)使用是一種較為合理的解決方案。★鎖相環(huán)合成技術(shù)

PLL包括四個(gè)基本部件：鑒相器PD、環(huán)路濾波器LPF、壓控振蕩器VCO和分頻器N.★鎖相環(huán)的噪聲性能分析鑒相器，分頻器N，分頻器R和輸入源的的傳遞函數(shù)有一個(gè)共同的因子而只有壓控振蕩器的傳遞函數(shù)是在環(huán)路帶寬內(nèi)，鎖相環(huán)的噪聲主要由輸入信號(hào)源、鑒相器、分頻器R，分頻器N的噪聲決定。而在環(huán)路帶寬以外，鎖相環(huán)的噪聲主要由VCO的噪聲決定的。選擇環(huán)路帶寬在兩噪聲源譜密度線的交叉點(diǎn)頻率附近，這樣環(huán)路比較接近于最佳狀態(tài)?！镦i相環(huán)的雜散性能分析在鑒相頻率較低時(shí)電荷泵的漏電流占主導(dǎo)地位（稱為泄漏雜散）。鑒相頻率較高時(shí)電荷泵的不匹配占主導(dǎo)地位（稱為脈沖雜散）。★直接數(shù)字頻率合成技術(shù)

直接數(shù)字頻率合成器是一種全數(shù)字化的頻率合成器,具有頻率分辨率高、頻率切換速度快、頻率切換時(shí)相位連續(xù)、輸出相位噪聲低和可以產(chǎn)生任意波形等優(yōu)點(diǎn)?！顳DS的結(jié)構(gòu)原理圖★DDS的原理正余弦可以用復(fù)數(shù)形式表示為：如果R連續(xù)不斷地繞圓旋轉(zhuǎn)時(shí),S將取+R～-R之間的任意值,。把S的大小看成我們欲重構(gòu)的正弦函數(shù)的幅度。把相位數(shù)字化，則相位的單位量化值（即單位步長(zhǎng)）為Φ＝2π/2N,那么重構(gòu)信號(hào)的幅度S對(duì)應(yīng)的值也相應(yīng)離散化了。設(shè)R不是連續(xù)不斷地繞圓旋轉(zhuǎn),而是以相位增量K階躍式旋轉(zhuǎn)。由左圖可知，相位在周期的累加，輸出幅度也是在周期的重復(fù)著，而重構(gòu)信號(hào)的周期在幅度信號(hào)中就可以體現(xiàn)出來(lái)了。相位增量為π/4時(shí)相位和幅度的離散映射

相位增量為π/8時(shí)相位和幅度的離散映射

極端地，當(dāng)相位增量大到每周期只有兩個(gè)相位值時(shí)，輸出頻率值為fc/2,這就是我們熟知的Nyquistrate。當(dāng)相位增量減小到單位量化值即2π/2N時(shí)，輸出頻率最小，為DDS系統(tǒng)輸出頻率的下限，也即DDS的頻率分辨率?！顳DS非理想狀態(tài)下的頻譜特性由于DDS是先用數(shù)字技術(shù)構(gòu)成離散數(shù)字信號(hào)再由數(shù)模轉(zhuǎn)換器和濾波器變成模擬信號(hào)的，因而噪聲和雜散的存在就變得不可避免。產(chǎn)生雜散的原因主要有三個(gè)。★產(chǎn)生雜散的原因1)相位截?cái)嗾`差實(shí)際DDS為了達(dá)到一定的頻率分辨率，通常相位累加器的位數(shù)N都取得大。但由于受成本、ROM體積和功耗的限制，ROM的容量遠(yuǎn)小于,因此尋址ROM只采用相位累加器的高M(jìn)位（M=N-B），其中B位被截?cái)喽从?，這樣就引入了相位截?cái)嗾`差?！锂a(chǎn)生雜散的原因2)幅度量化誤差理論上，一個(gè)正弦抽樣點(diǎn)的幅值需用一個(gè)無(wú)限長(zhǎng)的二進(jìn)制代碼才能精確表示，但實(shí)際中DDS受到ROM存儲(chǔ)量、功耗和DAC分辨率等因素的限制，ROM中只截取了無(wú)限長(zhǎng)二進(jìn)制代碼的高S位作為ROM的輸出。因此引入了幅度量化誤差或有限字長(zhǎng)效應(yīng)?！锂a(chǎn)生雜散的原因3)DAC的非線性誤差實(shí)際的DAC只有有限位輸入（即分辨率有限），DAC自身存在比較嚴(yán)重的非線性失真，DAC在轉(zhuǎn)換過(guò)程中還會(huì)出現(xiàn)尖峰脈沖，這些因素都直接影響到DDS的輸出頻譜。

★C波段頻率步進(jìn)源的指標(biāo)要求

中心頻率6.375GHz頻率捷變時(shí)間小于10μs頻率步進(jìn)0.375MHz相位噪聲￡(10KHz)<=-105dBc/Hz雜散抑止度優(yōu)于-65dB★系統(tǒng)方框圖PLL輸出頻率(MHz)DDS輸出頻率(MHz)PLL與DDS的混頻輸出（MHz）通過(guò)移頻后C波段的輸出(GHz)75087.5~112.25837.5~862.256.3375~6.3622577587.5~112.25862.5~887.256.3625~6.3872580087.5~112.25887.5~912.256.3875~6.41225★PLL的分析選擇環(huán)路帶寬指開環(huán)傳遞函數(shù)幅度等于1時(shí)的頻率。環(huán)路帶寬越小，則參考雜散和相位噪聲越小，鎖定速度越慢；環(huán)路帶寬越寬，鎖定速度越快，但參考雜散和相位噪聲越大。在鎖定時(shí)間要求不嚴(yán)的情況下，PLL噪聲和VCO噪聲交點(diǎn)處的頻率作為環(huán)路帶寬。一般取環(huán)路帶寬為鑒相頻率的1/10?！颬LL的分析選擇相位余量指在開環(huán)傳遞函數(shù)幅度等于1時(shí)相位加180°的和。相位余量選擇得越低，系統(tǒng)越不穩(wěn)定；相位余量選擇得越大，系統(tǒng)越穩(wěn)定，但系統(tǒng)的阻尼振蕩越小，即以增加鎖定時(shí)間為代價(jià)。因此，一般取40°～55°之間，最優(yōu)取48°?！颬LL的分析選擇在傳統(tǒng)的鎖相環(huán)中，使用有源濾波器是為了獲得零穩(wěn)態(tài)相位差和無(wú)限的捕捉帶寬。然而，電荷泵型的鎖相環(huán)，本身就具有了這些優(yōu)點(diǎn)，用無(wú)源濾波器就可以達(dá)到要求。使用了更多的無(wú)源元件，其中的電阻元件增加了噪聲；其次，階數(shù)每增加一階，傳遞函數(shù)的極點(diǎn)就多一個(gè)，對(duì)應(yīng)相移也越大，系統(tǒng)穩(wěn)定性就會(huì)下降。為了保證穩(wěn)定，算出的元件值實(shí)際可能沒(méi)法取到。所以，實(shí)際中濾波器的階數(shù)很少大于四階?！顳DS的分析選擇設(shè)DDS的時(shí)鐘頻率是fc，理論上的輸出頻段為0~/2fc。工程上應(yīng)用DDS的輸出頻率應(yīng)在0~2/5fc這一頻段。輸出頻率要相對(duì)fc越低越好，這樣可以取得較低的噪聲基底?！顰DF4360-7簡(jiǎn)介ADF4360-7是一個(gè)雙模分頻PLL，內(nèi)部集成有VCO。輸出頻率范圍為350MHz~1800MHz，另外還可以選擇將輸出二分頻，所以也能夠輸出175MHz~900MHz。使用的是3.3V的供電電源，雙模分頻器N，而且分頻器N的模式可以選擇，雙模因子P有8/9、16/17兩種選擇。接口使用的是三線串行接口，還具有模擬和數(shù)字鎖定指示。★PLL輸出頻率VCO輸出頻率為：fvco是VCO的輸出頻率，P是當(dāng)前的雙模因子，B是13位計(jì)數(shù)器設(shè)定的分頻比（范圍從3到8191），A是5位計(jì)數(shù)器設(shè)定的分頻比（范圍從0到31），fREFIN是外部晶振產(chǎn)生的參考頻率，R是參考頻率之后的分頻器。設(shè)定ADF4360-7的最小輸出頻率為750MHz，最大輸出頻率為800MHz。

PLL設(shè)計(jì)優(yōu)化在頻率點(diǎn)：選擇頻率步進(jìn)為5MHz，由此可以得到參考頻率之后的分頻系數(shù)R為20。取環(huán)路帶寬為鑒相頻率的1/10，所以設(shè)置環(huán)路帶寬為500kHz，同時(shí)取相位余量為45°。選擇了三階無(wú)源濾波器★相位噪聲結(jié)果頻率(Hz)總體相噪(dBc/Hz)VCO相噪(dBc/Hz)芯片相噪(dBc/Hz)濾波器相噪(dBc/Hz)100-105.2-109.4-105.2-189.91k-105.2-176.7-105.2-169.910k-105.2-154.8-105.2-149.9100k-104.4-134.5-104.4-130.31M-109.8-135.7-109.8-129.2PLL鎖定時(shí)間結(jié)論頻率鎖定：

PLL鎖定在1kHz容限的時(shí)間是5.87μs;PLL鎖定在10Hz容限的時(shí)間是8.29μs。相位鎖定（VCO的輸出相位）：

PLL鎖定在10度容限的時(shí)間是3.48μs;PLL鎖定在1度容限的時(shí)間是4.71μs。★AD9954簡(jiǎn)介AD9954是采用先進(jìn)的DDS技術(shù)開發(fā)的高集成度DDS器件。它內(nèi)置高速、高性能D/A轉(zhuǎn)換器及超高速比較器，能產(chǎn)生200MHz的模擬正弦波。AD9954內(nèi)含1024×32靜態(tài)RAM，利用該RAM可實(shí)現(xiàn)高速調(diào)制，并支持幾種掃頻