集成電路的EDA技術(shù)姓 名 陳凱 所在學(xué)院 電子信息工程學(xué)院專業(yè)班級 通信0908班學(xué) 號 09211174指導(dǎo)教師 侯建軍 日 期 2011年 11月25日目錄TOC\o"1-5"\h\z\o"CurrentDocument"1.傳統(tǒng)設(shè)計方法到現(xiàn)代設(shè)計方法 3\o"CurrentDocument"1.1傳統(tǒng)數(shù)字電子與系統(tǒng)設(shè)計和現(xiàn)代電路與系統(tǒng)的概念 3\o"CurrentDocument"1.2數(shù)字電路與系統(tǒng)傳統(tǒng)設(shè)計方法和EDA設(shè)計方法的區(qū)別 3\o"CurrentDocument"2?集成電路的設(shè)計過程 4\o"CurrentDocument"3?可編程邏輯器件的設(shè)計過程 5當(dāng)代集成電路設(shè)計公司和可編程邏輯器件的軟件設(shè)計平臺 8\o"CurrentDocument"4.1當(dāng)代集成電路設(shè)計公司 8\o"CurrentDocument"4.2可編程邏輯器件的軟件平臺 9\o"CurrentDocument"PLD或FPGA芯片上的文字信息 9集成電路的EDA技術(shù)通信0908班陳凱09211174摘要：本文首先通過從上而下的設(shè)計方法比較傳統(tǒng)的設(shè)計方法和現(xiàn)代設(shè)計方法的區(qū)別,體現(xiàn)出現(xiàn)代設(shè)計方法的先進(jìn)性。介紹集成電路的設(shè)計過程，可編程邏輯器件的設(shè)計過程，及當(dāng)代集成電路設(shè)計公司和可編程邏輯器件的軟件設(shè)計平臺，從多個方面對EDA技術(shù)做出詮釋。并以PLD芯片為例，進(jìn)行具體的介紹，并且介紹如何從PLD芯片上的文字信息讀取到該芯片的參數(shù)。關(guān)鍵詞：集成電路EDA可編程邏輯器件PLD在設(shè)計方法、工具等方面的變革，在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件(如CPLD、FPGA)的應(yīng)用。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。EDA技術(shù)是現(xiàn)代電子信息工程領(lǐng)域中一門發(fā)展迅速的新技術(shù)。它是以計算機(jī)為工作平臺，以EDA軟件工具為開發(fā)環(huán)境，以硬件描述語言為主要表達(dá)方式，以大規(guī)?？删幊唐骷樵O(shè)計載體，以ASIC、SOC、FPGA芯片為目標(biāo)器件，以電子系統(tǒng)設(shè)計為應(yīng)用方向的電子產(chǎn)品自動化設(shè)計過程。EDA的定義有廣義和狹義之分，廣義定義EDA包括半導(dǎo)體工藝設(shè)計自動化、可編程器件設(shè)計自動化、電子系統(tǒng)設(shè)計自動化、印制電路板設(shè)計自動化、仿真與測試故障診斷自動化等。狹義定義的EDA就是電子設(shè)計自動化，即通過相關(guān)的開發(fā)軟件,自動完成用軟件方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、化簡、分割、綜合、優(yōu)化，以及布局布線、邏輯仿真等工作，最終完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載，從而形成集成電子系統(tǒng)，不包含電子生產(chǎn)自動化?，F(xiàn)代EDA技術(shù)是20世紀(jì)90年代初從計算機(jī)輔助設(shè)計、輔助制造和輔助測試等工程概念發(fā)展而來的。它主要經(jīng)歷了計算機(jī)輔助設(shè)計(ComputerAidedDesign，CAD)、計算機(jī)輔助工程設(shè)計(ComputerAidedEngineeringDesign，CAED)和電子設(shè)計自動化(ElectronicSystemDesignAutomation,EDA)三個階段。利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程的計算機(jī)上自動處理完成。極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強(qiáng)度。1?傳統(tǒng)設(shè)計方法到現(xiàn)代設(shè)計方法1?1傳統(tǒng)數(shù)字電子與系統(tǒng)設(shè)計和現(xiàn)代電路與系統(tǒng)的概念傳統(tǒng)數(shù)字電子與系統(tǒng)設(shè)計包括電路設(shè)計、電路制作和電路調(diào)試。電路設(shè)計是指在分析了系統(tǒng)要求之后，根據(jù)所選用的通用集成器件，在進(jìn)行方案對比分析并確定所選方案之后，設(shè)計各個模塊電路以及總體電路的電路原理圖及電路連線圖。電路制作是選用面包板或印刷電路板，根據(jù)連線圖制作符合設(shè)計要求的電路。電路調(diào)試是在設(shè)計制作好的電路板上驗證所設(shè)計電路的功能是否符合設(shè)計要求。如不符合要求，需要檢查錯誤是由電路制作還是設(shè)計方案引起的，并進(jìn)行相應(yīng)的處理，直至符合要求為止。現(xiàn)代電路與系統(tǒng)的設(shè)計思想是一種自上而下的模塊化設(shè)計思路。自上而下就是先著眼于整個系統(tǒng)的功能，并按系統(tǒng)的要求，把系統(tǒng)分割成若干個子系統(tǒng)，再把每個子系統(tǒng)劃分若干個功能模塊，已標(biāo)準(zhǔn)或常用的基本單元去實現(xiàn)功能模塊。從上到下，每一步都可控制、可發(fā)現(xiàn)錯誤、可修改、可進(jìn)行不同層次的仿真，處理過程都由軟件自動完成。它可以在所有級別上對硬件設(shè)計進(jìn)行說明、建模和仿真測試。由此可見，自頂向下的設(shè)計方法是一種高效率性、高穩(wěn)定性、易修改、易查找故障及可以進(jìn)行系統(tǒng)仿真的設(shè)計方法。1.2數(shù)字電路與系統(tǒng)傳統(tǒng)設(shè)計方法和EDA設(shè)計方法的區(qū)別1） 兩個采用的設(shè)計方法不同傳統(tǒng)數(shù)字系統(tǒng)硬件設(shè)計采用自底向上的設(shè)計方法，根據(jù)系統(tǒng)對硬件的要求，得到設(shè)計規(guī)格書和系統(tǒng)控制流圖，再根據(jù)規(guī)格書和流圖，對系統(tǒng)的功能細(xì)化，合理劃分功能模塊，；在對各模塊進(jìn)行細(xì)化設(shè)計，調(diào)試完成后將各個模塊連接起來，再調(diào)試完成整個系統(tǒng)的硬件設(shè)計。而EDA設(shè)計采用自頂向下的方法，系統(tǒng)設(shè)計分為系統(tǒng)設(shè)計和邏輯設(shè)計兩個階段。先進(jìn)行系統(tǒng)級設(shè)計，在進(jìn)行邏輯級設(shè)計。2） 兩者適用范圍不同傳統(tǒng)數(shù)字系統(tǒng)方法是用于中、小規(guī)模電路系統(tǒng)設(shè)計；EDA設(shè)計方法使用于高效率大規(guī)模系統(tǒng)設(shè)計。3） 兩者設(shè)計難度不同在傳統(tǒng)設(shè)計中，設(shè)計者再設(shè)計電路前，對于組合電路應(yīng)該寫出該電路的邏輯表達(dá)式或真值表；對于時序電路應(yīng)寫出電路的狀態(tài)表，比較復(fù)雜。EDA設(shè)計中采用硬件描述語言設(shè)計電路，無需邏輯表達(dá)式或狀態(tài)表。4） 兩者選用器件不同在傳統(tǒng)設(shè)計中，設(shè)計者總是根據(jù)系統(tǒng)的具體需要，懸著市場上能買到的邏輯器件，來構(gòu)成所設(shè)計的邏輯電路。在EDA設(shè)計中，設(shè)計者可將設(shè)計好的硬件用可編程邏輯器件實現(xiàn)，或者根據(jù)需要設(shè)計自用的ASIC芯片，而無需收到只能使用通用原器件的限制。5） 兩者調(diào)試階段不同傳統(tǒng)設(shè)計中面條時只能等到硬件電路組裝完成后進(jìn)行，這樣設(shè)計時存在的問題只能在后期才能發(fā)現(xiàn)。EDA設(shè)計中設(shè)計過程中要進(jìn)行三級仿真，便于系統(tǒng)設(shè)計早起發(fā)現(xiàn)問題。EDA與傳統(tǒng)的數(shù)字電路設(shè)計平臺相比，具有明顯的優(yōu)勢：支持在線編程、極小的時鐘延遲、使用標(biāo)準(zhǔn)硬件描述語言、使用簡單。2?集成電路的設(shè)計過程集成電路設(shè)計的流程一般先要進(jìn)行軟硬件劃分，將設(shè)計基本分為兩部分：芯片硬件設(shè)計和軟件協(xié)同設(shè)計。2?1芯片硬件設(shè)計包括1） 功能設(shè)計階段設(shè)計人員產(chǎn)品的應(yīng)用場合，設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)境溫度及消耗功率等規(guī)格，以做為將來電路設(shè)計時的依據(jù)。更可進(jìn)一步規(guī)劃軟件模塊及硬件模塊該如何劃分，哪些功能該整合于SOC內(nèi)，哪些功能可以設(shè)計在電路板上。2） 設(shè)計描述和行為級驗證設(shè)計描述和行為級驗證供能設(shè)計完成后，可以依據(jù)功能將SOC劃分為若干功能模塊，并決定實現(xiàn)這些功能將要使用的IP核。此階段將接影響了SOC內(nèi)部的架構(gòu)及各模塊間互動的訊號，及未來產(chǎn)品的可靠性。決定模塊之后，可以用VHDL或Verilog等硬件描述語言實現(xiàn)各模塊的設(shè)計。接著，利用VHDL或Verilog的電路仿真器，對設(shè)計進(jìn)行功能驗證（functionsimulation，或行為驗證behavioralsimulation）。注意，這種功能仿真沒有考慮電路實際的延遲，但無法獲得精確的結(jié)果。3） 邏輯綜合邏輯綜合確定設(shè)計描述正確后，可以使用邏輯綜合工具（synthesizer）進(jìn)行綜合。綜合過程中，需要選擇適當(dāng)?shù)倪壿嬈骷欤╨ogiccelllibrary），作為合成邏輯電路時的參考依據(jù)。硬件語言設(shè)計描述文件的編寫風(fēng)格是決定綜合工具執(zhí)行效率的一個重要因素。事實上，綜合工具支持的HDL語法均是有限的，一些過于抽象的語法只適于作為系統(tǒng)評估時的仿真模型，而不能被綜合工具接受邏輯綜合得到門級網(wǎng)表。4） 門級驗證（Gate-LevelNetlistVerification）門級功能驗證是寄存器傳輸級驗證。主要的工作是要確認(rèn)經(jīng)綜合后的電路是否符合功能需求，該工作一般利用門電路級驗證工具完成。注意，此階段仿真需要考慮門電路的延遲。5） 布局和布線布局和布線布局指將設(shè)計好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布線則指完成各模塊之間互連的連線。注意，各模塊之間的連線通常比較長，因此，產(chǎn)生的延遲會嚴(yán)重影響SOC的性能，尤其在0.25微米制程以上，這種現(xiàn)象更為顯著。2.2軟件協(xié)同設(shè)計模擬集成電路設(shè)計的一般過程1） 電路設(shè)計：依據(jù)電路功能完成電路的設(shè)計。2） 前仿真：電路功能的仿真，包括功耗，電流，電壓，溫度，壓擺幅，輸入輸出特性等參數(shù)的仿真。3） 版圖設(shè)計（Layout）：依據(jù)所設(shè)計的電路畫版圖。一般使用Cadence軟件。4） 后仿真：對所畫的版圖進(jìn)行仿真，并與前仿真比較，若達(dá)不到要求需修改或重新設(shè)計版圖。5） 后續(xù)處理：將版圖文件生成GDSII文件交予Foundry流片。3?可編程邏輯器件的設(shè)計過程可編程邏輯器件是近幾年才發(fā)展起來的一種新型集成電路，是當(dāng)前數(shù)字系統(tǒng)設(shè)計的主要硬件基礎(chǔ)，是硬件編程語言HDL物理實現(xiàn)工具?？删幊踢壿嬈骷?shù)字系統(tǒng)設(shè)計自動化起著推波助瀾的作用，可以說，沒有可編程邏輯器件就沒有當(dāng)前的數(shù)字電路自動化。目前,由于這種以可編程邏輯器件為原材料.從“制造自主芯片”開始的EDA設(shè)計模式己成為當(dāng)前數(shù)字系統(tǒng)設(shè)計的主流，若要追趕世界最先進(jìn)的數(shù)字系統(tǒng)設(shè)計方法，就要認(rèn)識并使用可編程邏輯器件。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路以及許多具有特定功能的專用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨立承擔(dān)。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計周期盡可能短，最好是在實驗室里就能設(shè)計出合適的ASIC芯片，出現(xiàn)了現(xiàn)場可編程邏輯器件(FPLD),其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。一個完整的EDA工程通常涉及系統(tǒng)建模、邏輯綜合、故障測試、功能仿真、時序分析、形式驗證等內(nèi)容。而對于設(shè)計工程師而言，系統(tǒng)建模中的器件模型由生產(chǎn)廠商給出，工程師只需要完成系統(tǒng)設(shè)計、邏輯綜合、布局布線、仿真驗證和下載測試幾個步驟。例如，對于目標(biāo)器件為FPGA/CPLD的EDA工程設(shè)計，首先，對描述具體電子系統(tǒng)的源程序進(jìn)行“編輯輸入和編譯”，這些程序是用硬件描述語言編寫，通過特定的邏輯表達(dá)手段將目標(biāo)系統(tǒng)表示出來；然后，EDA會通過相關(guān)的算法對源程序進(jìn)行“邏輯綜合”，這個步驟可以理解為將第一步生成的邏輯表達(dá)式進(jìn)行一系列的分解和優(yōu)化，以形成更加簡單的邏輯表達(dá)式如“與或非”；接下來，EDA軟件將“邏輯綜合”生成的一系列邏輯表達(dá)式對應(yīng)于目標(biāo)器件FPGA/CPLD進(jìn)行“布線和適配”，即利用網(wǎng)表表示在具體的邏輯器件中實現(xiàn)“邏輯綜合”所生成的邏輯關(guān)系表達(dá)式；之后，工程師利用EDA軟件提供的“編程下載”功能將前面生成的網(wǎng)表變成具體的電路，即物理實現(xiàn)；最后，和“驗收”一樣，工程師需要對實現(xiàn)的硬件系統(tǒng)進(jìn)行硬件仿真和測試以檢測所實現(xiàn)的系統(tǒng)能否滿足設(shè)計需求。1)設(shè)計輸入計算輔助設(shè)計的作用就是省去了大量的圖紙并可以隨時隨地對當(dāng)前設(shè)計進(jìn)行更改，然后進(jìn)行加工制造，所以“設(shè)計輸入”是EDA技術(shù)中最基本也是非常重要的一環(huán)。源程序的編輯和編譯，利用EDA技術(shù)進(jìn)行工程設(shè)計，首先要做的就是將目標(biāo)系統(tǒng)用文本方式或者圖形方式表示出來，然后進(jìn)行排錯編譯，變成工程師熟悉的VHDL格式，為下一步的“邏輯綜合”做準(zhǔn)備。2） 邏輯綜合和優(yōu)化EDA工具的使用大大簡化了電路設(shè)計的工作，提高了效率。一可以理解綜合器的功能，即將HDL語言針對硬件結(jié)構(gòu)進(jìn)行編譯、綜合、優(yōu)化和轉(zhuǎn)換，最終獲得電路的門級甚至更底層的描述文件，形成一個用作中間銜接的網(wǎng)表文件。這種文件不僅可以用作CPLD/FPGA的電路綜合，它同樣適用于ASIC門陣列結(jié)構(gòu)的設(shè)計。3） 布局布線和適配邏輯綜合所得的網(wǎng)表必須通過適配器對某一具體的目標(biāo)器件進(jìn)行邏輯映射才能轉(zhuǎn)換成實際的電路。這步操作包括底層器件的配置、邏輯分割、邏輯優(yōu)化和布線。當(dāng)適配完成后，EDA軟件可以利用適配所產(chǎn)生的仿真文件進(jìn)行精確的時序仿真。4） 工程設(shè)計的仿真在整個數(shù)字系統(tǒng)的工程設(shè)計中通常要經(jīng)過很多仿真。首先，在綜合以前需要對VHDL所描述的內(nèi)容進(jìn)行行為級仿真，即將源程序直接送到VHDL仿真器中進(jìn)行仿真。因為此時的仿真是根據(jù)VHDL源程序的語義進(jìn)行的，與具體電路沒有關(guān)系，屬于高層仿真，所以可以加入適用于仿真控制的語句以及相關(guān)的預(yù)定義函數(shù)和庫文件。之后VHDL綜合期會生成一個網(wǎng)表文件，該文件描述的電路與生成的EDIF/XNF等網(wǎng)表文件一致，VHDL網(wǎng)表文件采用VHDL只是將其中的電路描述采用了結(jié)構(gòu)描述方法，利用例化語句將基本的門電路連接起來。VHDL仿真器利用此文件進(jìn)行功能仿真，其仿真結(jié)果與門級仿真器所作的功能仿真結(jié)果基本一致。功能仿真僅僅完成了對VHDL所描述電路的邏輯功能進(jìn)行測試模擬，以觀察其實現(xiàn)的功能是否滿足設(shè)計需求，因而仿真過程并不涉及任何具體器件的硬件特性。時序仿真則是比較接近真實器件運行的仿真，在仿真過程中已經(jīng)對器件的物理模型參數(shù)作了恰當(dāng)?shù)目紤]，所以仿真精度要高得多。5） 目標(biāo)器件的編程和下載如果編譯、綜合、布線適配和仿真等都沒有發(fā)現(xiàn)問題，就可以認(rèn)為該設(shè)計理論上已經(jīng)符合設(shè)計要求，然后由相應(yīng)的CPLD/FPGA廠商提供的軟件將最終的下載文件通過編程器或者下載電纜燒入目標(biāo)器件中，即CPLD或FPGA。6） 硬件電路的后仿真驗證和測試在針對CPLD/FPGA器件的設(shè)計中，如果行為仿真、功能仿真和時序仿真都已經(jīng)通過,在將程序下載到目標(biāo)芯片后，電路所完成的功能通常不會有什么改變。但如果是針對ASIC設(shè)計，在通過了上述的仿真過程后還要進(jìn)行后仿真，即加入了針對特定工藝庫中標(biāo)準(zhǔn)器件模型的參數(shù)信息，如延時等，再對綜合所得的電路進(jìn)行仿真驗證，看最終的電路是否符合設(shè)計要求。至于硬件測試主要是針對目標(biāo)芯片應(yīng)用于系統(tǒng)而言的，屬于綜合測試驗證過程。4?當(dāng)代集成電路設(shè)計公司和可編程邏輯器件的軟件設(shè)計平臺4.1當(dāng)代集成電路設(shè)計公司當(dāng)代集成電路設(shè)計公司：Altera公司、Xilinx公司、Lattice公司。Altera公司（NASDAQ：ALTR）秉承了創(chuàng)新的傳統(tǒng)，是世界上“可編程芯片系統(tǒng)”（SOPC）解決方案倡導(dǎo)者。Altera結(jié)合帶有軟件工具的可編程邏輯技術(shù)、知識產(chǎn)權(quán)（IP）和技術(shù)服務(wù)，在世界范圍內(nèi)為14,000多個客戶提供高質(zhì)量的可編程解決方案。我們新產(chǎn)品系列將可編程邏輯的內(nèi)在優(yōu)勢一一靈活性、產(chǎn)品及時面市——和更高級性能以及集成化結(jié)合在一起，專為滿足當(dāng)今大范圍的系統(tǒng)需求而開發(fā)設(shè)計。主流PLD產(chǎn)品MAXII,Altera的主流FPGA分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計要求，如Cyclone，CycloneII；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Startix，StratixII等。Altera公司的主要市場：汽車電子、消費電子、計算機(jī)與存儲、軍事與航空航天、醫(yī)療、無線通信、工業(yè)。Xilinx（賽靈思）是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級集成電路、軟件設(shè)計工具以及作為預(yù)定義系統(tǒng)級功能的IP（IntellectualProperty）核?？蛻羰褂肵ilinx及其合作伙伴的自動化軟件工具和IP核對器件進(jìn)行編程，從而完成特定的邏輯操作oXilinx可編程邏輯解決方案縮短了電子設(shè)備制造商開發(fā)產(chǎn)品的時間并加快了產(chǎn)品面市的速度，從而減小了制造商的風(fēng)險。Xilinx產(chǎn)品已經(jīng)被廣泛應(yīng)用于從無線電話基站到DVD播放機(jī)的數(shù)字電子應(yīng)用技術(shù)中。傳統(tǒng)的半導(dǎo)體公司只有幾百個客戶，而Xilinx在全世界有7，500多家客戶及50，000多個設(shè)計開端?？偛吭O(shè)在加利福尼亞圣何塞市（SanJose）的Xilinx公司是NASDAQ上市公司，代碼為XLNX。Xilinx公司在全世界約有2，600名員工，其中約一半是軟件開發(fā)工程師。主流PLD產(chǎn)品XC9500Flash工藝的PLD，Xilinx的主流FPGA分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏輯設(shè)計要求，如Spartan系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如Virtex系列，用戶可以根據(jù)自己實際應(yīng)用要求進(jìn)行選擇。萊迪思（Lattice）半導(dǎo)體公司提供業(yè)界最廣范圍的現(xiàn)場可編程門陣列（FPGA）、可編程邏輯器件（PLD）及其相關(guān)軟件，包括現(xiàn)場可編程系統(tǒng)芯片（FPSC）、復(fù)雜的可編程邏輯器件（CPLD）,可編程混合信號產(chǎn)品（ispPAC?）和可編程數(shù)字互連器件（ispGDX?）。萊迪思還提供業(yè)界領(lǐng)先的SERDES產(chǎn)品。FPGA和PLD是廣泛使用的半導(dǎo)體元件，最終用戶可以將其配置成特定的邏輯電路，從而縮短設(shè)計周期，降低開發(fā)成本。為當(dāng)今系統(tǒng)設(shè)計提供全面的解決方案，包括能提供瞬時上電操作、安全性和節(jié)省空間的單芯片解決方案的一系列無可匹敵的非易失可編程器件。4.2可編程邏輯器件的軟件平臺可編程邏輯器件的軟件平臺：目前比較流行的用于可編程器件的EDA集成開發(fā)工具主要有Altera公司的MAX+PlusII和QuartusII、Xilinx公司的Foundation和ISE以及Lattice公司的ispDesignEXPERT和ispLEVER。QuartusII是由Altera公司開發(fā)的EDA集成開發(fā)工具，是該公司的第四代產(chǎn)品，之前更流行的是MAX+PlusII。MAX+PlusII提供了一個與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，易學(xué)易用。它支持原理圖、VHDL和Verilog語言文本輸入方式和波形或EDIF格式的文件作為輸入，且支持這些文件的混合設(shè)計。同時，它具有門級仿真器，可以進(jìn)行功能仿真和時序仿真，能夠產(chǎn)生精確的仿真結(jié)果。在適配后，系統(tǒng)生成EDIF、VHDL和Verilog網(wǎng)表文件。其界面的友好和使用的便捷使其被譽(yù)為業(yè)界最宜使用的EDA軟件。QuartusII是MAX+PlusII的改進(jìn)版，習(xí)慣了MAX+PlusII界面的用戶可以定制QuartusII界面與MAX+PlusII相同，保持了兼容性。ispDesignEXPERT是Lattice公司的第四代產(chǎn)品，同時它也是一套完整的EDA集成開發(fā)環(huán)境，可以支持原理圖輸入，包括ABEL語言在內(nèi)的可編程語言文本輸入以及混合輸入等輸入方式。它同樣也配有編輯、綜合、布線、仿真和下載全套功能，具有友好的操作界面，且與第三方EDA軟件兼容。5.PLD或FPGA芯片上的文字信息常用CPLD芯片有:Xilinx公司的XC9500/XL/XV系列，低功耗的CoolRunner系U,Altera的低成本MAX3000/A系列，高性能MAX7000S/AE/B系列。下面我將以Xilinx的XC9500XL系列CPLD為例來說明該類器件的命名規(guī)則，來解讀PLD芯片上的文字帶