數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)實(shí)驗(yàn)名稱：序列信號(hào)檢測(cè)器的設(shè)計(jì)與實(shí)現(xiàn)學(xué)院:信息與通信工程學(xué)院班級(jí):xxxxxxxxxx學(xué)號(hào):xxxxxxxxxx班內(nèi)序號(hào):xx姓名大學(xué)霸一、實(shí)驗(yàn)課題序列信號(hào)檢測(cè)器的設(shè)計(jì)與實(shí)現(xiàn)二、實(shí)驗(yàn)任務(wù)及設(shè)計(jì)要求(1)熟悉用VHDL語(yǔ)言設(shè)計(jì)時(shí)序邏輯電路的方法。(2)熟悉序列信號(hào)檢測(cè)器的設(shè)計(jì)方法(3)了解狀態(tài)機(jī)的設(shè)計(jì)方法用VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)一個(gè)序列信號(hào)檢測(cè)器，當(dāng)檢測(cè)到“101”時(shí)，輸出為“1”；其他情況時(shí)，輸出為“0”，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試。三、設(shè)計(jì)思路與過(guò)程實(shí)驗(yàn)需要4個(gè)端口，時(shí)鐘輸入clk，數(shù)據(jù)輸入d_in，輸出f。根據(jù)老師的要求后面還加入了時(shí)鐘顯示clk_out來(lái)保證數(shù)據(jù)輸入在時(shí)鐘上升沿之前1、設(shè)計(jì)思路序列檢測(cè)器有輸入信號(hào)d_in和輸出信號(hào)f。輸入輸出的的邏輯關(guān)系為：當(dāng)外部輸入x第一個(gè)為“1”，外部輸出Z為“0”；當(dāng)外部輸入x第二個(gè)為“0”，外部輸出Z為“0”；當(dāng)外部輸入x第三個(gè)為“1”，外部輸出Z才為“1”。要判斷輸入序列中的一段是否為“101”，電路需要用不同的狀態(tài)來(lái)標(biāo)記。假設(shè)電路的初始狀態(tài)A,d_in輸入第一個(gè)“1”，檢測(cè)器狀態(tài)由A轉(zhuǎn)換到B,B代表101序列中的第一個(gè)“1”，輸出為f=0,如果之后繼續(xù)輸入“1”還會(huì)保持在這個(gè)狀態(tài)；d_in輸入“0”，檢測(cè)器由B轉(zhuǎn)換到C,C代表101序列中的“0”，輸出f=0；d_in輸入第三個(gè)值“1”時(shí)檢測(cè)到完整的101序列，輸出f=1，同時(shí)因?yàn)檩斎霝椤?”，狀態(tài)由C又轉(zhuǎn)換回B；如果d_in輸入第三個(gè)值為“0”，狀態(tài)由C退回到初始狀態(tài)A，輸出f=0。以上為序列檢測(cè)器的功能分析。由此可以畫(huà)出序列檢測(cè)器的狀態(tài)圖0/00/0ABC0/01/01/00/01/1狀態(tài)表如下：ZX=0X=1X=0X=1AAB00BCB00CAB012、實(shí)驗(yàn)過(guò)程(1)用計(jì)算機(jī)QuartusII9.0軟件新建工程，新建VHDL，寫(xiě)入程序代碼，運(yùn)行調(diào)試直至編譯成功。(2)新建波形仿真軟件，設(shè)置endtime,輸入輸出信號(hào)，運(yùn)行，觀察仿真結(jié)果確認(rèn)無(wú)誤。(3)將實(shí)驗(yàn)板與計(jì)算機(jī)相連，設(shè)置管腳后再次編譯工程。(4)下載至實(shí)驗(yàn)板，檢查其功能準(zhǔn)確無(wú)誤。四、VHDL代碼單進(jìn)程狀態(tài)機(jī)P1:process(clk_tmp)—分頻過(guò)后的時(shí)鐘信號(hào)beginif(clk_tmp'eventandclk_tmp='1')thencasestateiswhenA=>if(d_in='1')thenstate<=B;--A狀態(tài)elsestate<=A;endif;f<='0';whenB=>if(d_in='1')thenstate<=B;--B狀態(tài)elsestate<=C;endif;f<='0';whenC=>if(d_in='1')thenstate<=B;f<='1';--C狀態(tài)elsestate<=A;f<='0';endif;endcase;endif;endprocess;分頻器：實(shí)驗(yàn)板提供的2Hz低頻信號(hào)感覺(jué)還是有點(diǎn)快，所以自己加入了上節(jié)課用到的50M分頻器，將時(shí)鐘信號(hào)調(diào)整成1Hz，同時(shí)將時(shí)鐘信號(hào)顯示在實(shí)驗(yàn)板上，方便觀測(cè)p2:process(clk)beginif(clk'eventandclk='1')then ifcnt=24999999then cnt<=0; clk_tmp<=notclk_tmp; else cnt<=cnt+1; endif;endif;endprocess;clk_out<=clk_tmp;完整的結(jié)構(gòu)體定義architecturemealyofd_101istypestate_typeis(A,B,C);signalstate:state_type;signalcnt:integerrange0to24999999;signalclk_tmp:std_logic;beginP1:process(clk_tmp)beginif(clk_tmp'eventandclk_tmp='1')thencasestateiswhenA=>if(d_in='1')thenstate<=B;elsestate<=A;endif;f<='0';whenB=>if(d_in='1')thenstate<=B;elsestate<=C;endif;f<='0';whenC=>if(d_in='1')thenstate<=B;f<='1';elsestate<=A;f<='0';endif;endcase;endif;endprocess;p2:process(clk)beginif(clk'eventandclk='1')then ifcnt=24999999then cnt<=0; clk_tmp<=notclk_tmp; else cnt<=cnt+1; endif;endif;endprocess;clk_out<=clk_tmp;endmealy;五、仿真波形圖及其分析分析如下如圖所示，當(dāng)輸入信號(hào)序列d_in為010101101001010時(shí),能檢測(cè)到101的有010101101001010，其中第四個(gè)值“1”，為兩個(gè)“101”信號(hào)所共用。此時(shí)輸出信號(hào)檢測(cè)的結(jié)果f為000101001000010，在第4,6,9,14個(gè)時(shí)鐘周期檢測(cè)到目標(biāo)信號(hào)，仿真結(jié)果準(zhǔn)確無(wú)誤，說(shuō)明實(shí)現(xiàn)了題目的要求，完成對(duì)101信號(hào)的檢測(cè)。由于時(shí)鐘是上升沿觸發(fā)，檢測(cè)器的狀態(tài)不受干擾，工作穩(wěn)定。六、故障及問(wèn)題分析故障1、波形仿真的輸出波形全是0原因：輸入信號(hào)與時(shí)鐘信號(hào)之間沒(méi)有匹配解決方法：要想讓輸入信號(hào)與時(shí)鐘信號(hào)對(duì)應(yīng)，適當(dāng)?shù)男薷脑O(shè)定周期，使其滿足一定的關(guān)系。把輸入信號(hào)d_in周期設(shè)置成時(shí)鐘信號(hào)clk周期的兩倍，但發(fā)現(xiàn)輸入信號(hào)為0101010……，不滿足隨機(jī)序列的形式，需要自己手動(dòng)將d_in的一些部分單獨(dú)置1或0，這樣能更全面直觀地檢測(cè)其功能。故障2、下載到實(shí)驗(yàn)板后出錯(cuò)原因：設(shè)置管腳后沒(méi)有編譯解決方法：在QuartusII9.0軟件中設(shè)置管腳之后，再次編譯工程無(wú)誤后，下載到實(shí)驗(yàn)開(kāi)發(fā)板上。故障3、撥碼輸入信號(hào)跟不上時(shí)鐘信號(hào)原因：實(shí)驗(yàn)板提供的2Hz信號(hào)翻轉(zhuǎn)太快解決方法：我在原來(lái)設(shè)計(jì)的VHDL程序里加入50M分頻器，讓實(shí)際的時(shí)鐘信號(hào)變?yōu)?Hz，這樣撥動(dòng)撥碼開(kāi)關(guān)的速度就能跟得上時(shí)鐘改變了。實(shí)驗(yàn)中還用了發(fā)光二極管來(lái)顯示當(dāng)前時(shí)鐘的狀態(tài)，亮滅分別表示高低電平，可以根據(jù)二極管狀態(tài)來(lái)判定時(shí)鐘的上升沿，輸入信號(hào)d_in僅在上升沿有效七、總結(jié)和結(jié)論總結(jié)了之前的兩次VHDL實(shí)驗(yàn)得到的經(jīng)驗(yàn)，這次小的綜合實(shí)驗(yàn)感覺(jué)還挺順利的。這次的實(shí)驗(yàn)需要我們了解有限狀態(tài)機(jī)的相關(guān)知識(shí)，在實(shí)驗(yàn)之前我預(yù)習(xí)了實(shí)驗(yàn)教程P72~80關(guān)于狀態(tài)機(jī)的設(shè)計(jì)步驟與實(shí)例，然后按照步驟完成實(shí)驗(yàn)的設(shè)計(jì)，掌握了這部分的知識(shí)，了解到狀態(tài)機(jī)包括時(shí)序邏輯電路（存儲(chǔ)部分）以及組合邏輯電路（控制部分）進(jìn)行VHDL實(shí)驗(yàn)，理論分析是十分重要的一環(huán)，只有邏輯分析透徹?zé)o誤，才能用語(yǔ)言進(jìn)行描述，進(jìn)而用硬件實(shí)現(xiàn)。比如這個(gè)實(shí)驗(yàn)中，三個(gè)狀態(tài)與轉(zhuǎn)換關(guān)系的設(shè)計(jì)是實(shí)驗(yàn)的關(guān)鍵，用到了在數(shù)電理論課上學(xué)到的一般時(shí)序電路的設(shè)計(jì)知識(shí)，只有明白了實(shí)驗(yàn)背后的邏輯思想，才進(jìn)行VHDL語(yǔ)言編寫(xiě)，仿真等等在這次實(shí)驗(yàn)中，我也發(fā)現(xiàn)了一些我的缺點(diǎn)，比如不夠細(xì)心，VHDL代碼調(diào)試中出現(xiàn)些小錯(cuò)誤，自己發(fā)現(xiàn)不了，如果下次能細(xì)心點(diǎn)，就完全可以避免，在以后的實(shí)驗(yàn)中，我會(huì)盡量減少實(shí)驗(yàn)中的錯(cuò)誤，順利完成實(shí)驗(yàn)任務(wù)。同時(shí)我也發(fā)現(xiàn)了每學(xué)一門(mén)新知識(shí)的重要性，只有當(dāng)所學(xué)的知識(shí)可以用來(lái)解決實(shí)際問(wèn)題的時(shí)候，才是學(xué)到精處。通過(guò)不斷的練習(xí)與應(yīng)用，加深自己的理解，提高能力，學(xué)為所用八、對(duì)本課程的建議完成了本學(xué)期四次數(shù)電基礎(chǔ)實(shí)驗(yàn)課程之后，學(xué)到了很多知識(shí)，掌握了QuartusII軟件的使用，完成了一些簡(jiǎn)單的實(shí)驗(yàn)，感覺(jué)每節(jié)課自己都有一些收獲。同時(shí)為下學(xué)期的數(shù)電綜合實(shí)驗(yàn)及以后一些硬件設(shè)計(jì)打下了基礎(chǔ)。在實(shí)驗(yàn)課