延時1.延時理解及模型構建延時定義瞬態(tài)響應模型RC延時模型Elmore延時模型2.延時分析單位反相器到邏輯門電路版圖設計影響線性延時模型路徑邏輯努力Background一塊好芯片的倆個最重要的指標是速度（延時）和功耗，在大多數設計中，當考慮速度時，許多邏輯路徑其實都不需要做任何有意的設計努力，因為這些路徑對于系統(tǒng)的時序目標來說已經足夠快，但有一些路徑限制系統(tǒng)工作速度，因而需要關注時序細節(jié)的關鍵路徑，分別在四個層次上受到影響結果/微結構級邏輯級電路級版圖級

芯片設計其中一個最重要的目的，就是規(guī)劃延時延時延時：延時的定義延時：指的是特定器件或模塊輸入輸出的時序關系，

我們在反相器中所討論的延時，指的是輸入

變化到輸出發(fā)生變化所需要的時間（一般以

到達VDD/2的時間取點）對于復合邏輯，和輸入端口的輸入模式有關對于多器件級聯，與輸出所經歷的路徑有關互聯線也會帶來延時最典型的為全局時鐘信號的延時知識回顧：輸入模式的主要分析方法分析的幾個切入點對于并聯的晶體管，需要考慮晶體管的導通數量對于串聯的晶體管，需要考慮其閾值受到的影響（中間節(jié)點電勢）對于中間節(jié)點，需要考慮其充放電的狀態(tài)或過程ABABFintABABFintFintCintCL延時：延時的定義

延時的定義傳播污染最大最小按輸出的反轉上升tpdrtcdr下降tpdftcdf傳播延時與上升/下降時間關系曲線延時：反相器的傳播延時傳播延時：表示從輸入超過50%到輸出超過50%之間的時間沒有最大、最小之分，但有上升、下降之分

通常把傳播延時tpd稱為延時tpdf（傳播下降延時）tpdr（傳播上升延時）延時：計算到達時間

Weste,ch.4121233

模擬的例子：NAND門傳播延時，輸入模式相關從邏輯符號看，A和B端口是對稱的從晶體管電路圖看，對稱性指存在于上拉網絡模式共有3種上拉的情況（上升）3種下拉的情況（下降）可從靜態(tài)或動態(tài)的角度分析參見RabaeyChap6.2.1ABABFintABF模擬的例子：NAND門傳播延時，輸入模式相關延時的增加的最大改變在上升/下降時間的變化量化的一般標準是上升或下降經過VDD/2的時間點tpdrtcdrRabaey,ch.6上升下降瞬態(tài)響應：電容放電過程的形式

注意電阻放電的電壓改變是隨著電壓變化的電流隨電壓降低而降低電流保持不變電阻放電電流源放電VVIR+-+-VtVtdVdtdVdtdVdtABVB=VDDVG=VA=VDD穩(wěn)態(tài)ABVB=VDDVG=VA=0初態(tài)瞬態(tài)響應計算延時最基本的方式是建立起所關注電路的物理模型，寫出描述輸出電壓和輸入電壓及時間關系的微分方程，這些微分方程的解就稱為瞬態(tài)響應，而延時就是當輸出達到VDD/2時所需要的時間。瞬態(tài)響應：分析瞬態(tài)響應:分段法公式注意β已經包含了μ,Cox,和W/L假設NMOS瞬間導通，PMOS瞬間截止，過程描述NMOS導通后以NMOS的飽和區(qū)分界，即VB=Vds=Vg-Vt=VDD-Vt其中，Vg=VDD，VB=Vds根據觀察電路得到根據NMOS的IV特性求得（Weste，Eq.2.2）與實際情況的偏差未考慮溝道調制效應（飽和區(qū)IV曲線有斜率，偏離理想電流源）未準確描述飽和及電阻區(qū)交界處的實際情況未考慮PMOS截止所經歷的飽和及電阻區(qū)Weste飽和區(qū)電阻區(qū)瞬態(tài)響應:分段法000.5120406080(V)t(ps)階躍輸入恒定電阻放電電流源放電12VDD-Vt1212取VG=VDD曲線分段模型VDDVDD-VtVDSIDSVDSIDSVDSIDSVDD/2000.5120406080(V)t(ps)階躍輸入SPICE模型（A）肖克利模型（B）自舉（Bootstrapping）瞬態(tài)響應：與SPICE模型比較A線預測的傳播延時稍長于B，這是因為在長溝道模型中采用的遷移率沒有充分考慮速度飽和和遷移率退化的影響B(tài)在下降之前有一個瞬間的上升，這一效應稱為自舉12.5(ps)15.8(ps)000.5120406080(V)t(ps)階躍輸入SPICE模型RC模型肖克利模型自舉（Bootstrapping）12.5(ps)15.8(ps)瞬態(tài)響應：與SPICE模型、RC模型比較Weste，Ex4.1Wn1μmnMOS寬度Cout20fF輸出（負載）電容L50nm溝道長度VDD1.0V電源電壓Vt0.3V閾值電壓tOX10.5?柵氧厚度μ80cm2/V·s遷移率瞬態(tài)響應：仿真的例子使用Multisim和MOSIS的TSMC0.25μm工藝未考慮擴散電容基于SPICE的MOSLEVEL3可與Rabaey的Ex5.5比較tpdf

和tpdr是多大？tcdf

和tcdr是多大？瞬態(tài)響應：流程分析模型建立測量參數提取模型優(yōu)化模擬仿真設計優(yōu)化芯片制造版圖設計規(guī)則檢查手動估算設計修改簡化瞬態(tài)響應：小結從物理上建立模型需要分段和非線性方程（偏離的線性）是運用計算機仿真的基礎仿真模型可以是簡化的，也可以是考慮全面的仿真模型能最大限度的反映真實情況但并不是所有的參數都有很直接的物理意義（可能是Empirical的）但是，設計者做定性和直觀的分析需要能反映本質的模型和物理量盡量接近實際狀況的結果，趨勢和量級要對可為設計、改進做指導計算需要盡量簡單（盡量線性）RC延時模型：目的最終的目的是快捷的分析單個晶體管（反相器）的延時物理上理解時延過程本質就是輸出電容的充放電建立輸出電容（寄生、自載、負載、后級輸入）的概念根據電容原理將晶體管輸入輸出電容等效成負載建立驅動（充電、放電）晶體管的（平均）等效電阻概念根據特性將等效電阻電容與晶體管寬度掛鉤建立時間常數的概念描述延時延時（名詞）時延（動詞）Desert,Record,Research,house,close

…RC延時模型：目的嘗試用時間常數τ=RC來描述翻轉（充放電）過程等效電阻是溝道的電導的倒，是IV曲線在工作區(qū)間內的平均值一般工作在飽和區(qū)的VDD到VDD/2之間飽和區(qū)需要注意有長溝道調制系數LAMBDA等效電容需要具體分析掌握工作區(qū)域適當的簡化模型抓住主要量，省略次要或二階項找到合適的比例和晶體管寬度掛鉤充放電（上升、下降）過程是可以相互等效的RC延時模型：一階瞬態(tài)響應具體內容在《信號與系統(tǒng)的》拉普拉斯變換中任何線性系統(tǒng)都適用，值得常?；仡檿r域分析微分方程線性！一階！頻域分析系統(tǒng)傳輸函數（拉普拉斯變換）VCVi電路圖RC延時模型：一階階躍響應一階放電的時間常數是下降到1/e=0.379的時間τ1/e=RC一階充電的時間常數是上升到(1-1/e)=0.621的時間τ1/e=RC晶體管延時所關注的時間常數為0.5幅度時間

τ1/2=τ1/eln2所以，以R1/2C計算時間時可以把R1/2=ln2R作為等效電阻所以，任何計算時，需要確定和比較1/2和1/e時間一般1/e時間更多的用在物理層面，1/2時間多在工程層面?時間較1/e時間更加對稱（工程喜歡對稱，可以簡化）10.80.60.40.200τ2τ3τ4τ0.5~0.62110.80.60.40.200τ2τ3τ4τ0.5tVoutVDDVoutVDDt~0.379RC延時模型：一階模型的其它特征10.80.60.40.200τ2τ3τ4τ0.510.80.60.40.200τ2τ3τ4τ0.5tVoutVDDVoutVDDt一階模型是除了線性模型外工程學中另一個大量使用的模型（RC電路）二階模型中的諧振也是大量運用（RLC電路）RC延時模型：二階系統(tǒng)有兩個時間常數當其中一個為主導的時候C1乘以和C2的共享路徑電阻加上C2乘以其電阻這也是Elmore時延模型的一種情況Elmore延時模型：路徑電阻只有一個輸入點（源）所有電容都在節(jié)點和地之間不包含任何電阻回路Rabaey4.4.3任何節(jié)點i的路徑電阻Rii值從源到i節(jié)點所需經過路徑上的電阻任何兩節(jié)點i和j間的共享路徑電阻Rij為i路徑電阻和j路徑電阻交集的和1C1C2C3C4C51111R1R2R3R4R5R44=R1+R3+R4R55=R1+R3+R5R22=R1+R2R12=R1R24=R1R25=R1R45=R1+R3Elmore延時模型：節(jié)點時延1C1C2C3C4C51111R1R2R3R4R5任何節(jié)點i的響應輸入源的時延是所有節(jié)點電容的時間常數的和電容的時間常數中的電阻用節(jié)點與目標電容節(jié)點的共享電阻代替τD5=R1C1+R1C2

+(R1+R3)C3+(R1+R3)C4

+(R1+R3+R5)C5τD4=R1C1+R1C2

+(R1+R3)C3+(R1+R3)C4

+(R1+R3)C5Elmore延時模型:無分支RC鏈主要應用在多輸入復合邏輯中時延的研究及對電阻-電容導線時間常數的計算1C1R1C2C3Ci-1CiCN23i-1iR2R3RiRiRNτDi=C1R1+C2(R1+R2)+C3(R1+R2+R3)+…+Ci(R1+R2+R3+…+Ri)+CN(R1+R2+R3+…+Ri)=C1R1+C2(R1+R2)+C3(R1+R2+R3)+…+(Ci+CN)(R1+R2+R3+…+Ri)與Ci的共享路徑電阻Ci的路徑電阻CN與Ci的共享路徑電阻=Ci的路徑電阻輸入（源）輸出（響應）Elmore延時模型:說明Elmore模型是通過主要時間常數的一階近似更嚴謹的模型將提供較精確的上屆和下屆（UpperandLowerBounds）Elmore近似大多數情況下落在中間Elmore模型可以用在復合邏輯的充放電時間上（傳播時延）也可以用在互聯金屬線（電阻電容線）的模型上Elmore有用，但只是近似單位反相器溝道長度L為工藝所能達到的最小值一般與工藝技術節(jié)點相當0.25μm工藝為0.25μm0.18μm工藝為0.18μm溝道有時會比工藝節(jié)點還小65nm工藝的溝道長度為50nmNMOS的晶體管寬度W為1個單位其電阻為R所有端口（柵、源、漏）電容為CR為之前所說的R1/2=ln2R1/e,故1/2延時直接由RC獲得（不用再乘ln2=0.379）柵、源、漏的電容都等效到GNDPMOS的晶體管寬度W為r個單位其電阻仍為R所有端口（柵、源、漏）電容為rC本例中r=2，RPMOS=R,CPMOS=2C單位反相器(UnitInvertor)213112r=2r=3工藝A工藝B2C2CCC單位反相器：K倍于單位反相器定義單位反相器的NMOS的等效電阻為R效電容為C寬度k倍于標準的NMOS電阻為R/k（反比）電容為kC（正比）寬度k倍于標準的PMOS電阻為rR/k（多了比例系數）電容仍為kCNMOS簡化模型尺寸r=2單位反相器：電阻與電容NMOSPMOSr(ratio)12k(sizingscale)12ResistanceRrR/k=RCapacitanceCkC=2C1312NMOSPMOSr(ratio)13k(sizingscale)13ResistanceRrR/k=RCapacitanceCkC=3C單位反相器：延時（無負載）注意，實際上單位反相器的上升和下降時間是不對稱的，但相對比較接近標準反相器的延時通常作為其他門的標準為τ=3RC12YA3CRR3CRRtr=3RCtf=3RCR已經含ln2一般邏輯門電路最壞情況下的上、下拉電阻和標準反相器匹配上拉：單個PMOS導通，須和標準PMOS一樣W=2下拉：兩個NMOS串聯，每個須為標準NMOS的一半W=22ABABYint12YAABABYintABABYint2222一般邏輯門電路2ABABYint22222ABABYint13YA33222ABABYint11442ABABYint1166212YA2復合邏輯門電路(r=2)ABDCYABCD12YA2244224422ABDCYABC4224421222AOI22AOI21復合邏輯門電路(r=3)ACDBYACBD13YA2266226622ABCYABC6263OAI222222OAI21補充知識：節(jié)點電容(無擴散區(qū)合并)2ABABYx22222ABABYx1144Y節(jié)點上，看到的是PMOSA和B的Cd，W=2和NMOSA的Cd，W=2CY=2C+2C+2C=6Cx節(jié)點上，看到的是NMOSA的Cs和NMOSB的Cd，W=2Cx=2C+2C=4Cx節(jié)點上，看到的是PMOSA的Cd和PMOSB的Cs，W=4Cx=4C+4C=8CY節(jié)點上，看到的是NMOSA和B的Cd，W=1和PMOSB的Cd，W=4CY=1C+1C+4C=6C輸入A和B均看到一對PMOS和NMOS的Cg，故CA=CB=2C+2C=4C輸入A和B均看到一對PMOS和NMOS的Cg，故CA=CB=1C+4C=5C版圖設計影響1：擴散區(qū)合并

擴散區(qū)大小的幾種情況擴散區(qū)大小是由版圖限制或決定的Metal1需要4，Metal1與Poly間隔需要，Poly間隔3

Weste，Ch2,Fig.2.8wCwCwC/2wCwCwCwCwCwCwC版圖設計影響1：擴散區(qū)合并CCCC2版圖設計影響1：擴散區(qū)合并例子Y輸出上是4C，中間節(jié)點x上的是C，其他接地不算2C2C/22C2C2C2CxY2C22C2C2C2C2C2ABABYx22224CC版圖設計影響1：擴散區(qū)合并例子Y輸出上是5C，中間節(jié)點是2C4C/24C4CCCC2ABABYx1144CCC4C24C4C版圖設計的影響2：寬晶體管的折疊（Folding）折疊可以保持溝道電阻一樣的同時，減少擴散電容例子1：三輸入與非門(NAND3)NAND3例子1：未考慮P型擴散區(qū)的合并及N型擴散區(qū)的縮小下降延時（放電）上升延時（充電）假設PMOS只一個導通NMOS只一個斷開必要條件PMOS全部斷開NMOS全部導通不確定的條件之前的狀態(tài)例子1：找到各輸入情況的寄生延時，考慮P型擴散區(qū)的合并例子1：棒圖的分析233C2C2C3C/23C/2例子2：復合門，簡化分析（只關注鏈路電容）充電時間：(R/2)(8C)+R(6C)=10RC(只算充電鏈路上的電容)【忽略了對x1的充電】放電時間：(R/2)(C)+R(6C)=6.5RC(只算放電鏈路上的電容）【忽略了對x2的放電】1226C448C4Cx2x1Y線性延時模型節(jié)點B上的電容包括（1）自身的（漏極）擴散電容（2）導線的電容（暫時忽略）（3）負載的反相器的柵電容反相器級聯線性延時模型把所有電容等效成接地的電容3CR3C1

1

單位反相器級聯tp=R(3C)+R(3C)=2τ驅動反相器的自負載（寄生電容）負載反相器的（柵電容）總的時延由：驅動反相器的寄生延時負載反相器的負載延時（努力延時）3CR3C1

1

1

2

3CR6C2

1

6CR/23C2

2

6CR/26Ctp=9RC=3τ=3RC+6RCtp=6RC=2τ=3RC+3RCtp=4.5RC=1.5τ=3RC+0.5R3Ctp=6RC=2τ=3RC+0.5R6C寄生時延與驅動的尺寸無關，與負載亦無關是本征的（因為變寬的同時，電容和電阻反向變化）線性延時模型線性延時模型:單位反相器驅動m個完全相同的單位反相器1

m

tpd=(3+3m)RC=(1+m)τ1

1

1

1

延時隨著負載門的尺寸的增加線性增長延時隨著負載門的數量的增加線性增長…m個線性延時模型:w倍單位反相器驅動m個完全相同的單位反相器tpd=(3w+3m)C(R/w)=(3+3m/w)RC=(1+m/w)τw

1

1

1

加寬驅動反相器降低了總延時（因為電阻小了，驅動能力強了）減少的主要部分來自負載的充放電但寄生延時并沒有減少（因為電阻小的同時、自寄生電容大了）同時，變大的驅動反相器需會有更大的輸入電容（驅動他的前級會看到更大的負載）…m個線性延時模型:扇出h的概念（Fanout）扇出h為外部負載（不計算寄生）比上驅動門的輸入電容h=3mC/3wC=m/w驅動門的擴散電容是寄生的內部負載，外部無關負載是所驅動的門的輸入電容的總和輸入負載寄生/內部負載注意這里反相器寄生等于輸入但計算扇出是外部的負載比上驅動門的輸入（柵電容）tpd=(3w+3m)C(R/w)=(1+m/w)τ=(1+h)τ這里(1+h)中的1來自寄生電容，由驅動的反相器結構決定，和驅動反相器的尺寸w無關。推廣到其他門，則可以說tpd=(p+h)τ。p是我們將引入的寄生延時概念例子2:應用扇出計算單位反相器驅動與非門1

1

NAND門的輸入電容為4C扇出h=4C/3C=4/3用反相器的(p+h)τ計算tpd=(1+4/3)τ=7/3τ應用RC模型計算得：tpd=R(3C+4C)=7RC=(7/3)3RC4C3C1

2

4C6C扇出h=4C/6C=4/6=2/3用反相器的(p+h)τ計算tpd=(1+2/3)τ=5/3τ應用RC模型計算得：tpd=(R/2)(6C+4C)=5RC=(5/3)3RC2

2

8C6C扇出h=8C/6C=4/3tpd=(1+4/3)τ=7/3τ應用RC模型計算得：tpd=(R/2)(6C+8C)=7RC=(7/3)3RC注意，tpd只表示從驅動輸入到輸出的這段時延單位反相器驅動單位NAND22x單位反相器驅動單位NAND22x單位反相器驅動2xNAND2線性延時模型:邏輯努力邏輯努力：（反應門的復雜程度）使得該結構的上拉和下拉電阻和單位反相器一樣，求該情況下其輸入電容與標準反相器電容的比值該器件的寄生延時和單位反相器的比值由于上下拉的R和單位反相器一樣，其實是求C的比值這一切都和所參考的標準，單位反相器有關這里極端簡化，忽略了中間節(jié)點電容，及不考慮電容合并（也就是一切電容只與晶體管尺寸有關，與其連接的方式無關）

例子3：邏輯努力g1

1

4C3C6Ctpd=R(6C+3C)=9RC=(3)3RC=3τ其中寄生時延為6RC，外部時延為3RC扇出h=3C/4C=3/4使用前面算法tpd=(2+3/4)τ=7/3τ????tpd=(2+(4/3)3/4)τ=(p+gh)τ1

2

4C6C6C不考慮擴散電容合并1

2

8C6C12Ch=6C/4C=3/2tpd=(p+gh)τ=(2+(4/3)(3/2))τ=4τtpd=R(6C+6C)=4τh=6C/8C=3/4tpd=(p+gh)τ=(2+(4/3)(3/4))τ=3τtpd=(R/2)(12C+6C)=3τ使得負載延時與扇出系數有關，并之和驅動門結構相關線性延時模型:概念本征延時

p

未連負載時本身固有的延時邏輯努力

g

門的復雜程度扇出系數(電氣努力)h時延d=p+gh努力延時f=gh又稱單級(stage)努力也叫門(gate)努力全部是相對值沒有單位注意符號上Weste和Rabaey會有區(qū)別，特別是h和f線性延時模型:驅動強度的概念如果把一個單位反相器重新定義為具有一個單位的輸入電容，那么任何一個門的驅動強度為：

此時延時可以用驅動強度表達：

線性延時模型:各類門邏輯努力g與輸入的關系

工藝比例r=2的情況下NAND門的邏輯努力隨n增大NOR門的邏輯努力隨2n增大三態(tài)門和多路開關的邏輯努力保持為2XOR和XNOR門最大，且與輸入端口有關注意相同輸入下NOR的邏輯努力更大注意XOR，XNOR最大線性延時模型:各類門邏輯本征延時p與輸入的關系

工藝比例r=2的情況下NAND門與NOR門的本征延時均相同因為Cout永遠一樣三態(tài)門和多路開關隨2n變化計算1Cin=5,g=5/3,Cin=3,g=3/3=1,Cout=3,pinv=3RC=1222333Cout=9,p=9/3=3222333將單位反相器延時歸一化為1計算23339993Cin=6,g=6/4=3/2,Cout=12,p=12/4=3Cin=10,g=10/4=5/2,Cout=12,p=12/4=3Cin=4,g=4/4=1,Cout=4,p=1=4RC單位反相器，r=3計算3：一級門驅動數個門假設65nm工藝中單位反相器的τ為3ps，計算扇出等于4的時候的反相器延時利用前面的扇出公式，得到這里的h=4單位反相器寄生延時p=1單位反相器邏輯努力g=1d=p+gh=1+1

4=5tpd=dτ=53=15ps歸一化延時實際延時計算4：考慮3輸入NAND扇出到h個同樣的NAND門外部負載為5hC，扇出為f=5hC/5C=h計算4：下降延時，（放電的等效電路）寄生，內負載扇出，電氣努力，外負載寄生時延，本征時延努力時延，外部時延p=d+gh=4+(5/3)h計算4：上升延時，（充電的等效電路）須考慮最壞情況，A=B=1,C=1->0ABC級聯例子1：環(huán)形振蕩器每級均為單位反相器，p=1,g=1每個反相器看到的扇出為h=1每級反相器的歸一化時延d=p+gh=1+11=2,即tpd=23=6psN級反相器共時延2N（一個翻轉需要傳播的歸一化時間）發(fā)生兩次翻轉的時間為一個周期，T=22Nτ=4Nτ所以震蕩頻率為1/T=1/4Nτ假如τ=3ps,而N=31，則f=1/(4313ps）=2.7GHz級聯例子2：緩沖器Ci-1CiC1CN輸入輸出1i-1iNCi+1i+1Ci+1/Ci=Ci/Ci-1補充知識：從數據表中提取邏輯努力補充知識：從數據表中提取邏輯努力補充知識：從數據表中提取邏輯努力補充知識：從數據表中提取邏輯努力線性延時模型:局限性輸入與輸出斜率輸入到達時間速度飽和電壓的影響柵—源電容自舉路徑邏輯努力：多級邏輯網絡路徑邏輯努力為各級邏輯努力的積：G=

gi路徑電氣努力為輸出與輸入的比：H=Cout/Cin我們設計時只知道兩端的要求及中間的邏輯結構，不知道電氣特性（需要依據大小設計）路徑努力為各單級努力的積（沒有分支）：F=

fi=

gihiF=GH核心概念：先不管中間門的尺寸，只在乎須要的邏輯，和輸入輸出電容路徑邏輯努力：有分支的情況分支努力：當前驅動晶體管后級的總輸入電容比上待考察路徑上的輸入電容增大分支努力代表著總的電氣努力加大了F=GBH引入分支努力：B=

bi分支努力：b=(Conpath+Coffpath)/Conpath路徑邏輯努力：多級網絡的延時路徑努力延時加上路徑寄生延時的和是最終延時目的：最小路徑努力延時DF（因本征延時和尺寸無關）先只管電氣努力，然后可以根據g來求扇出（尺寸）D=

di=DF+Pd1=p1+g1h1=p1+f1di=pi+gihi=pi+fid2=p2+g2h2=p2+f2dN=pN+gNhN=pN+fNDF=fiP=piD=

di=DF+PDF=fiP=pi…路徑邏輯努力：優(yōu)化的限制與目的鉛筆實驗F=16,N=4級，1,2,2,4,和92,2,2,2,和81,1.78,3,3和8.78F=

fiN=knownnumber限制（約束條件）最小化在所有數的乘積一定的約束條件下，所有數都相等時達到和是最小的D=

di=DF+P由于P=pi不變最小化DF=fif1=f2=…=fi=F^(1/N)計算5求G=

gi求H=Cout/Cin求F=GBH求fi=F1/Nd遞推各級大小（z、y、x）計算5G=

gi=1(5/3)(4/3)

1=20/9H=Cout/Cin=20/10=2F=GBH=20/9

2=40/9fi=F1/N=1.45遞推各級大小z1(20/z)=1.91z=20/1.91=10.47ygh=f