Modelsim的功能仿真和時(shí)序仿真FPGA設(shè)計(jì)流程包括設(shè)計(jì)輸入，仿真，綜合，生成，板級(jí)驗(yàn)證等很多階段。在整個(gè)設(shè)計(jì)流程中，完成設(shè)計(jì)輸入并成功進(jìn)行編譯僅能說明設(shè)計(jì)符合一定的語法規(guī)范，并不能說明設(shè)計(jì)功能的正確性，這時(shí)就需要通過仿真對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證。在FPGA設(shè)計(jì)中，仿真一般分為功能仿真(前仿真)和時(shí)序仿真(后仿真)。功能仿真又叫邏輯仿真，是指在不考慮器件延時(shí)和布線延時(shí)的理想情況下對(duì)源代碼進(jìn)行邏輯功能的驗(yàn)證;而時(shí)序仿真是在布局布線后進(jìn)行，它與特定的器件有關(guān)，又包含了器件和布線的延時(shí)信息，主要驗(yàn)證程序在目標(biāo)器件中的時(shí)序關(guān)系。在有些開發(fā)環(huán)境中，如XilinxISE中，除了上述的兩種基本仿真外，還包括綜合后仿真，轉(zhuǎn)換(post-translate)仿真，映射后(post-map)仿真等，這樣做完每一步都可進(jìn)行仿真驗(yàn)證，從而保證設(shè)計(jì)的正確性。ModelSim是MentorGraphics子公司MentorTechnology的產(chǎn)品，是當(dāng)今最通用的FPGA仿真器之一。ModelSim功能強(qiáng)大，它支持FPGA設(shè)計(jì)的各個(gè)階段的仿真，不僅支持VHDL仿真，Verilog仿真，而且支持VHDL和Verilog混合仿真。它不僅能做仿真，還能夠?qū)Τ绦蜻M(jìn)行調(diào)試，測試代碼覆蓋率，對(duì)波形進(jìn)行比較等。ModelSim有很多版本，像ModelSim/SE是首要版本，除此之外還有ModelSim/XE和ModelSim/AE，分別是為Xilinx公司和Altera公司提供的OEM版，其中已包含各公司的庫文件，故用特定公司OEM版進(jìn)行仿真時(shí)就不需編譯該公司的庫了。用ModelSim進(jìn)行功能仿真進(jìn)行功能仿真首先要檢查設(shè)計(jì)的語法是否正確;其次檢查代碼是否達(dá)到設(shè)計(jì)的功能要求。下文主要介紹仿真步驟和測試激勵(lì)的加載。仿真步驟(1)建立庫并映射庫到物理目錄因?yàn)橛肕odelSim進(jìn)行仿真是建立在仿真庫的基礎(chǔ)上的(此處進(jìn)行的是功能仿真，因而不用編譯特定廠商的庫)，所以首先要建立庫并把庫映射到實(shí)際的物理路徑。通常用戶編譯的文件都放在work庫中，所以必須先建立work庫。有兩種方法建立并映射庫，第一種方法是通過圖形界面，在菜單Design→CreateaNewLibrary彈出對(duì)話框，如圖1所示。在LibraryName中輸入work，如果建立其它庫，可以輸入其它名字。LibraryMapto是映射的物理路徑。第二種方法是用命令行的形式，建立庫用ModelSim>vlib<庫名>，映射庫用ModelSim>vmap，如建立并映射庫work，就可以在ModelSim主窗口命令提示符下輸入vlibworkvmapworkwork(2)編譯源代碼該步驟主要檢查源文件的語法錯(cuò)誤。實(shí)現(xiàn)方法有兩種，一是通過菜單Design→Compile，出現(xiàn)選擇源文件對(duì)話框，選擇要編譯的源文件，編譯即可;二是通過命令行方式，這一步對(duì)于VHDL和Verilog所使用的命令是不一樣的，對(duì)于VHDL代碼用vcom-work.vhd.vhd，對(duì)于Verilog代碼用vlog-work.v.v，文件按出現(xiàn)的先后順序編譯，且支持增量編譯。編譯后的文件會(huì)放在缺省當(dāng)前work庫中。(3)啟動(dòng)仿真器該步驟主要是把所有仿真的文件加載到當(dāng)前的仿真環(huán)境中。實(shí)現(xiàn)的方法兩種，一是通過菜單Design→LoadDesign，出現(xiàn)加載對(duì)話框，選擇要仿真的程序即可;二是通過命令行的形式vsim-lib，這條命令對(duì)于VHDL和Verilog都一樣。(4)執(zhí)行仿真該步驟是正式執(zhí)行仿真了，在仿真前最重要的一個(gè)步驟就是加載激勵(lì)，如要對(duì)下面的加法器進(jìn)行仿真，加法器實(shí)體說明如下：entityAddisport(D1:instd_logic_vector(7downto0);--輸入D2:instd_logic_vector(7downto0);--輸入D0:outstd_logic_vector(7downto0);--輸出CE:instd_logic;-使能，低有效Clk:instd_logic);--時(shí)鐘endAdd;測試激勵(lì)的加載激勵(lì)的加載有四種方法：(1)命令行方式這種方法是通過在命令行下直接輸入命令給信號(hào)加載激勵(lì)，然后進(jìn)行仿真。如要對(duì)上面的加法器進(jìn)行仿真，則輸入如下命令：Vsim–tpswork.add//加載work庫中的實(shí)體add，時(shí)間分辨率為psAddwave–hexD1Addwave–hexD2Addwave–hexD0AddwaveceAddwaveclk//把信號(hào)加載到波形窗口，hex表示以16進(jìn)制顯示Forcece0//對(duì)ce加激勵(lì)為0Forceclk00，125–r50//對(duì)clk加載激勵(lì)ForceD116#2//對(duì)D1加載16進(jìn)制數(shù)2ForceD216#1//對(duì)D2加載16進(jìn)制數(shù)1Run100//運(yùn)行100個(gè)時(shí)間單位如果要仿真其它數(shù)據(jù)，在命令行中改變激勵(lì)就可以了，仿真的結(jié)果如圖2所示。(2)宏文件法這種方法相當(dāng)于